SU1481791A1 - Устройство дл моделировани систем передачи и обработки информации - Google Patents

Abstract

Изобретение относитс  к технике св зи и вычислительной технике и может быть использовано при разработке и моделировании систем передачи и обработки информации. Цель изобретени  - расширение функциональных возможностей устройства за счет моделировани  конвейерного протокола обмена. Устройство содержит к идентичных каналов 1 моделировани  передачи информации, каждый из которых включает генератор 2 случайных импульсов сообщений, элемент 3 запрета, элемент 4 задержки, триггер 5, блок 8 буферной пам ти, генераторы 10 и 16 случайных импульсов, таймер 12, элемент 13 задержки, а также реверсивный блок 18 сдвига, генератор 19 случайных импульсов опроса. При успешной передаче сообщени  импульс проходит через элемент И 6 в блок 18 сдвига, в противном случае генератор 10 совместно с элементом НЕ 11 закрывают элемент И 6. Из блока 18 сообщени  выбираютс  на обслуживание в соответствии с внесистемными приоритетами, назначенными априорно каждому каналу моделировани  передачи информации. В случае отказов в канале во врем  передачи имитируютс  тайм-ауты и организуютс  повторные передачи потер нных сообщений. Данные возможности устройства обеспечиваютс  работой таймера 12, триггера 5 и блока 8 буферной пам ти в каждом канале моделировани  передачи информации. Блок 8 обеспечивает хранение поступивших сообщений, выдачу их в канал, а затем уничтожение дубликатов в очереди при успешной передаче сообщений. 2 ил.

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано при проектировании систем передачи и обработки информации.

Цель изобретени  - расширение фунциональных возможностей устройства за счет моделировани  конвейерного протокола обмена и механизма окна. , На фиг.1 изображена структурна  схема предлагаемого устройства; на фиг.2 - структурна  схема блока буферной пам ти.

Предлагаемое устройство (фиг.1) содержит К каналов 1 моделировани  передачи информации,каждый из которых включает генератор 2 случайных импульсов сообщений, элемент 3 запрета , второй элемент 4 задержки, триггер 5, первый элемент И 6, второй элемент ИЛИ 7, блок 8 буферной пам ти , первый элемент ИЛИ 9, первый генератор 10 случайных импульсов, первый элемент НЕ 11, таймер 12, первый элемент 13 задержки, второй элемент И 14, третий элемент ИЛИ 15, второй генератор 16 случайных импульсов , второй элемент НЕ 17. Кроме того , устройство содержит реверсивный блок 18 сдвига и генератор 19 случайных импульсов опроса.

Блок 8 буферной пам ти (фиг.2) содержит элемент ИЛИ 20, регистр 21 сдвига, элемент 22 запрета, дешифратор 23, элемент ИЛИ 24, элемент 25 задержки, элемент ИЛИ 26, группу элементов И 27, группу триггеров 28, группу элементов И 29, элемент ИЛИ 30 и элемент ИЛИ 31.

Устройство позвол ет моделировать системы передачи и обработки информации , использующие так называемый конвейерный протокол обмена, разрешающий передачу сразу нескольких сообщений . Передающа  ЭВМ блокируетс  до прихода подтверждающей групповой квитанции . Максимальное число сообщений,

5 которое можно сразу передать в канал, называют шириной внутреннего окна Vty . Этот параметр протокола может варьироватьс  в системе передачи и обработки данных от 2 до W4, где Wj 0 ширина внешнего окна, определ юща  пороговое количество сообщений, которое мокет находитьс  в системе на обслуживании от одной подчиненной ЭВМ нижнего уровн .

5 Дешифратор 23 предназначен дл  гашени  тех единиц в регистре 21, которые в предыдущем опросе были выбраны дл  передачи в канал. Например, в момент предыдущего опроса состо ние

0 8-разр дного регистра было следующим: 00000111, а в момент прихода от эле- vMeHTa И 14 (фиг.1) управл ющего сигнала (квитанции) - 00011111. В результате работы дешифратора 23 в регистр

21 в режиме параллельного занесени  информации заноситс  двоичный код 00000011. Две оставшиес  единицы в регистре имитируют два сообщени ,поступившие в буферную пам ть во врем  передачи в центральную ЭВМ трех ране выбранных дл  обслуживани  сообщений .

Регистр 21 предназначен дл  хранени  поступивших в него сообщений. Элемент 4 задержки предназначен дл  имитации передачи сообщений по каналу св зи.

Устройство работает следующим образом .

С выхода генератора 2 в блок 8 буферной пам ти через элемент 3 запрета поступают импульсы-сообщени , имитиру  накопление буферной пам ти, например, первой подчиненной ЭВМ. Если в систему от генератора 2 поступает W4 за вок, то элемент 3 запрещает вход сообщений в канал моделировани  передачи (в предлагаемом устройстве параметр Wz равен параметру W,, который в свою очередь имеет значение т). Это происходит в результате того, что со старшего разр да регистра 21 блока 8 на управл ющий вход элемента 3 подаетс  единица (фиг.2). Таким образом, имитируетс  в устройстве механизм внешнего окна.

В блоке 8 буферной пам ти (фиг.2) Поступившие сигналы подаютс  на вход сдвига вправо и через элемент ИЛИ 24 на тактовый вход, в результате чего происходит занесение информации в регистр 21 со сдвигом вправо (на выходе элемента ИЛИ 20 - ноль).

В определенный момент времени на запускающий 3-й вход устройства приходит сигнал начала работы, который через элемент ИЛИ 26 поступает на управл ющие входы группы 27 элементов И и осуществл ет опрос выходов регистра 21, а также подаетс  на вход элемента 22 запрета. Информаци  из регистра заноситс  соответственно в триггеры 28 и через элементы ИЛИ 31 и 30 поступает на управл ющий вход элемента 22 запрета, на информационный вход элемента 4 задержки, устанавливает триггер 5 в единичное состо ние и запускает через элемент ИЛИ 7 таймер 12.

Единичный сигнал с самого младшего разр да регистра поступает на

0

5

0

5

0

5

0

5

0

5

вход элемента 4, в котором имитируетс  врем  передачи всех сообщений,выбранных из регистра по каналу. Настройка элемента 4 осуществл етс  к его входам 1-т, которые св заны с выходами триггеров 28 блока 8 (фиг.2). Например , если из регистра поступил на триггеры 28 код 000..., в младшие разр ды, то в блоке 4 будут задействованы при прохождении сигнала три элемента задержки.

При успешной передаче сообщени  (на выходе генератора 10 случайных импульсов, имитирующего по вление сбоев в канале, находитс  логический О) единичный сигнал из элемента 4 проходит через элемент И 6, поступает в блок 18, а также через элемент ИЛИ 15 срабатывает таймер 12, Аналогичные действи  происход т и в других каналах моделировани  передачи информации. Таким образом, на первую группу К входов реверсивного блока 18 сдвига поступают сигналы (единичные и нулевые), имитирующие группу переданных сообщений (или их отсутствие) от К каналов передачи информации.

Данна  группа сигналов заноситс  в регистр блока 18. В определенный момент времени от генератора 19 случайных импульсов опроса (он имитирует случайные интервалы обслуживани  одного или нескольких сообщений от одного канала) сигнал поступает в блок 18.

При этом определ етс  приоритетный разр д регистра блока 18 и выбираетс  из него единица на обслуживание , т.е. эта единица поступает в соответствующий канал 1 моделировани  передачи информации на вход элемента 13 задержки, имитиру  генерацию групповой квитанции централь- ной ЭВМ.

Единичный сигнал с элемента 13 задержки, имитирующего врем  передачи по каналу групповой квитанции, через элемент ИЛИ 7 запускает таймер 12.

При успешной передаче групповой квитанции (на выходе генератора 16 случайных импульсов, имитирующего отказы в канале, находитс  логический ноль) единичный сигнал с элемента 13 проходит элемент И 14, срабатывает через элемент ИЛИ 9 триггер 5 (имитируетс  открытие канала), и

сигнал через элемент ИЛИ 15, таймер 12 также, поступает на управл ющий вход блока 8.

В случа х отказов в канале при передаче 1 сообщений (1 1,т) или групповой квитанции генератор 10 (или 16) случайных импульсов совместно с элементом 11 (или 17) закрывают прохождение сигнала через элемент .6 (или 14),сброса таймера 12 и триггера 5 не происходит. Через заданное врем  ожидани  таймер 12 срабатывает и сбрасывает сигналом повторной передачи через элемент ИЛИ 9 триггер 5. Далее этот сигнал поступает на вход повторной передачи блока 8 буферной пам ти. Таким образом, инициируетс  повторна  передача сообщений по тайм-ауту.

При по влении сигнала от элемента 1 4 - (успешна  передача 1 сообщений и групповой квитанции (фиг.2) элементы И 29 открываютс  и пропускают информацию с разр дов в дешифратор 23, а также на входы элемента ИЛИ 20. В результате этого в дешифраторе 23 происходит гашение 1 единиц , имитирующих переданные ранее в центральную ЭВМ 1 сообщений, и осуществл етс  занесение новой информации в регистр на входах V1 и С а элементом ИЛИ 20 поддерживаетс  единица .

Таким образом, в очереди наход тс  единицы, имитирующие сообщени , поступившие в буферную пам ть во врем  передачи ранее выбранных 1 сообщений по каналу св зи.

Единичный сигнал от элемента ИЛИ 20 также поступает на вход элемента 25 задержки, и далее через элемент ИЛИ 26 вновь происходит опрос состо ни  регистра 21.

Триггеры 28 уже наход тс  в нулевом состо нии (сброс их произошел по обратной св зи). Цикл работы блока 8 повтор етс .

Если в регистре в буферной пам ти отсутствуют сообщени , то опрос регистра 21 повтор етс  через элемент 22 запрета.

При поступлении сигнала от таймера 12 он проходит через элемент ИЛИ 30 на информационный вход элемента 4 задержки, на управл ющих входах которого сохран етс  предшествующее состо ние (сброс триггеров 28 не выполнилс ). Таким образом, прои

0

5

0

5

0

5

0

5

0

5

ходит повторна  передача потер нных сообщений с той же задержкой.

На входе V1 регистра 21 (фиг.2) в основном поддерживаетс  нулевой сигнал, поэтому сообщени  от генератора 2 могут поступать в блок 8 независимо от работы канала моделировани  передачи до тех пор, пока в старшем разр де регистра не по вл етс  единица. Таким образом, устройство позвол ет моделировать системы передачи и обработки информации, использующие конвейерный протокол обмена и механизм внешнего окна.

Claims (1)

1. Формула изобретени 

   Устройство дл  моделировани  систем передачи и обработки информации, содержащее реверсивный блок сдвига, генератор случайных импульсов опроса и группу каналов моделировани  передачи информации, каждый из которых содержит первый и второй генераторы случайных импульсов, первый и второй элементы НЕ, первый и второй элемен- ты И, генератор случайных импульсов сообщений, элемент запрета, два элемента задержки, триггер, первый, второй и третий элементы ИЛИ и таймер , выход которого соединен с первым входом первого элемента ИЛИ,выход которого соединен с нулевым входом триггера, пр мой выход которого подключен к первому входу первого элемента И, второй вход первого элемента И и первый вход второго элемента И соединены соответственно с выходами первого и второго элементов НЕ, входы которых соединены соответственно с выходами первого и второго генераторов случайных импульсов, вход первого элемента задержки и первый вход второго элемента ИЛИ в каждом канале моделировани  передачи информации объединены и подключены к соответствующему разр дному выходу реверсивного блока сдвига, группа разр дных входов которого подключена соответственно к выходам первых элементов И каналов моделировани  передачи информации, группа тактовых входов реверсивного блока сдвига соединена соответственно с выходами генератора случайных импульсов опроса, в каждом канале моделировани  передачи информации выход второго элемента ИЛИ подключен к входу запуска

   таймера,а выход первого элемента задержки подключен к второму входу второго элемента И, выход которого подключен к второму входу первого элемента ИЛИ и к первому входу третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, а выход соединен с входом останова таймера, выход генератора случайных импульсов сообщений соединен с информационным входом элемента запрета, выход второго элемента задержки подключен к третьему входу первого элемента И,отличаю- щ е е с   тем, что, с целью расширени  функциональных возможностей устройства за счет моделировани  конвейерного протокола обмена, каждый канал моделировани  передачи инфор- мации дополнительно содержит блок

   JQ J5 20

   8179110

   буферной пам ти, информационный выход которого подключен к единичному входу триггера, к второму входу второго элемента ИЛИ и к информационному входу второго элемента задержки, входы установки величины задержки которого подключены соответственно к информационным выходам группы блока буферной пам ти, информационный вход которого соединен с выходом элемента запрета, управл ющий вход которого подключен к выходу старшей  чейки пам ти блока буферной пам ти,вход повторного опроса которого соединен с выходом переполнени  таймера, вход считывани  блока буферной пам ти подключен к выходу второго элемента И, а вход запуска блока  вл етс  запускающим входом устройства.

   От jAtfttttfa 14

   Фив. г