SU1392573A1 - Устройство дл моделировани систем передачи и обработки информации - Google Patents

Abstract

Изобретение относитс  к технике св зи и вычислительной те.хнике и может быть использовано при проектировании систем передачи и обработки информации. Целью изобретени   вл етс  расширение функцио- пальпых возможностей устройства за счет моделировани  передаваемых сообщений до получени  квитанций об их приеме. С этой целью каждый канал моделировани  .передачи информации дополнительно содержит блок выходной очереди, состо щий из реверсивного регистра сдвига, трех групп элементов И, группы триггеров, группы элементов ИЛИ, группы элементов НЕ, элемента запрета , четырех элементов ИЛИ, двух э.чементов задержки и узлов гашени  приоритетного разр да, состо пхих из первого и второго элементов НЕ, первого и второго элементов И и элемента ИЛИ. Устройство позвол ет моделировать системы передачи и обработки информации, и.меющие буферные пам ти д,1Я выходных сообщений в каждой подчиненной ЭВМ нижнего уровн . Данные пам ти в процессе межмашинного обмена исключают полные потери сообп1ений на входе в канал св зи в момент его блокировки, а также при передаче по нему сообципп1Й. 3 ил. с (Л

Description

оо со ьо ел - со

Изобретение относитс  к технике св зи и вычислительной технике и может быть использовано при проектировании систем передачи и обработки информации.

Целью изобретени   вл етс  расширение функциональных возможностей устройства путем моделировани  запоминани  переда- даваемых сообщений до получени  квитанций об их приеме.

На фиг. 1 изображена структурна  схема устройства; на фиг. 2 - структурна  схема блока сдвига; на фиг. 3 - структурна  схема блока выходной очереди.

Устройство содержит /С каналов 1 моделировани  передачи информации, каждый из которых включает элемент 2 запрета, второй элемент 3 задержки, триггер 4, второй элемент И 5, счетчик б выработанных сообщений, счетчик 7 переданных сообщений счетчик 8 числа простоев, второй элемент ИЛИ 9, второй генератор 10 случайных импульсов отказов, второй элемент НЕ 11, ге- нератор 12 случайных импульсов сообщений, первый элемент 13 задержки, первый элемент И 14,счетчик 15 переданных квитанций, генератор 16 случайных импульсов, элемент НЕ 17, ИЛИ 18, таймер 19, третий элемент ИЛИ 20.

В состав устройства вход т также блок 21 сдвига, генератор 22 случайных им 1ульсов опроса, блок 23 индикации, блок 24 выходной очереди.

Блок 21 сдвига содержит узел 25 гашени  приоритетного разр да, регистр 26 сдвига, узел 27 определени  приоритетного разр да.

Узел 25 предназначен дл  гашени  единицы в приоритетном разр де стандартного регистра без изменени  состо ни  остальных разр дов этого регистра. Узел имеет однородную структуру и в каждом разр де (их всего К.) содержит схему 28 гашени  приоритетного разр да.

В состав блока вход т также элементы ИЛИ 29, 30, 31, элементы НЕ 32, элементы И 33.

28 реализует логическую функцию .

Регистр сдвига представл ет собой стандартный двунаправленный регистр сдвига с последовательным и параллельным занесением информации. Узел имеет вход последовательного занесени  при сдвиге вправо и D- при сдвиге влево, К входов параллельного занесени  тактовый счетный вход С, управл ющие входы 1/1 и 1/2 дл  выбора режима работы, вход R установки в «О и К выходов каждого разр да.

В зависимости от состо ний входов 1/1, V2 и R узел 26 может работать в различных режимах, используемых в устройстве; параллельное занесение, хранение, установка в нуль.

Параллельное занесение информации осуществл етс  через входы , когда на управл ющих входах V и V2 поддержи

5

0

0

0

5

0

5

5

0

ваютс  уровни логической «1, а на вход С поступает тактовый импульс.

Режим хранени  выполн етс  при отсутствии на входе С тактового импульса.

Узел 27 предназначен дл  определени  приоритетного разр да регистра сдвига. Приоритетным  вл етс  первый по пор дку, начина  с первого, разр д, содержащий логическую «единицу.

Блок 24 выходной очереди (фиг. 3) содержит узлы 34 гашени  приоритетного разр да .

Узлы 34 предназначены дл  «гашени  единицы в приоритетном разр де стандартного реверсивного регистра сдвига без изменени  состо ни  остальных разр дов этого регистра. Они имеют однородную структуру и включают первый и второй элементы НЕ 35, первый и второй элементы И 36 и элемент ИЛИ 37.

Блок 24 содержит также третий элемент ИЛИ 38, второй элемент 39 задержки, элемент ИЛИ 40.

Дл  определени  приоритетного разр да стандартного регистра сдвига по тому же принципу, что и в узле 27 блока 21, а также дл  хранени  признака выбранного разр да до момента прихода управл ющего сигнала с выхода элемента И 14 блок 24 содержит группу элементов ИЛИ 41, группу элементов НЕ 42, третью группу элементов И 43, группу триггеров 44, третий 45 и второй 46 элементы ИЛИ, первый элемент 47 задержки, элемент 48 запрета, первую 49 и вторую 50 группу элементов И, реверсивный регистр 51 сдвига.

Устройство имеет возможность моделировать системы передачи и обработки информации с радиальной двухуровневой структурой, имеющие буферные пам ти (очереди) дл  выходных сообщений в каждой подчиненной ЭВМ нижнего уровн .

Введение таких очередей перед каждым каналом св зи позвол ет исключить полные потери сообщений при блокировке канала, а также при передаче по нему сообщений. Это обусловлено тем, что выходные сообщени  до их посылки в линию св зи перемещаютс  в соответствующие буферные пам ти , а во врем  их транспортировки в данных пам т х хран тс  дубликаты этих сообщений . Поэтому в рассмотренных системах при потере сообщени  (квитанции) выполн етс  идентификаци  аварийного сообщени  и осуществл етс  его повторна  передача . При успещном завершении передачи сообщени  в центральную ЭВМ его дубликат исключаетс  из соответствующей очереди.

Устройство работает следующим образом.

С выхода генератора 12 в блок 24 выходной очереди поступают импульсы-сообщени , имитиру  наполнение буферной пам ти, например , первой подчиненной ЭВМ.

В блоке 24 (фиг. 3) эти сигналы поступают на вход D-|- и - через элемент ИЛИ 38 - на вход С, в результате чего происходит занесение информации в регистр 51 со сдвигом внраво (на входе 1/1 поддерживаетс  «нуль, так как на выходе элемента ИЛИ 46 тот же сигнал).

В определенный момент времени на за- нускающий вход устройства приходит сигнал начала работы, который через элемент ИЛИ 40 поступает на управл ющие входы элементов И 49 и осуществл ет опрос выходов регистра 51, а через элемент 47 приходит также на информационный вход элемента 48 запрета. Информаци  из регистра 51 поступает на элементы 41-43, которые определ ют приоритетный разр д, единичный сигнал с которого поступает в соответствуюпи й триггер 44 и - через элемент ИЛИ 45 - на вход элемента 2 запрета (т. е. в канал св зи). Этот сигнал проходит через элемент 2 запрета, устанавливает триггер 4 в единичное состо ние, запускает через элемент ИЛИ 18 таймер 19, поступает в счетчик 6 и на элемент 3 задержки, имитируд)щий вре- м  передачи сообщени  по каналу. При успешной передаче сообщени  (на выходе генератора 10 случайных импульсов, имитирующего по вление сбоев в канале, находитс  логический «О) единичный сигнал с эле- мента 3 задержки проходит через элемент И 5, поступает в блок 21, регистрируетс  в счетчике 7 и сбрасывает через элемент ИЛИ 20 таймрр 19. Аналогичные действи  происход т и в других каналах моделировани  передачи информации. Таким образом на первую группу К входов блока 21 сдвига поступают сигналы (единичные и нулевые), имитирующие сообщени  (или их отсутствие от К каналов передачи информации.

Данна  группа сигналов поступает на входы элементов ИЛИ 30 схем 28 узла 25 (фиг. 2), а также на элемент ИЛИ 29, формирующий тактовый импульс на вход С, в результате чего эти сигналы («единицы и «нули) занос тс  в регистр (на входах V и 1/2 посто нно поддерживаютс  уровни логической «1).

В определенный момент времени от генератора 22 случайных импульсов опроса (он имитирует интервалы обслуживани  сообщений ) поступает в узел 27 сигнал опроса, который «разрешает прохождение сигналов из регистра 26 в узел 27 через элементы И 33.

Узел 27 определ ет приоритетный разр д регистра и выбирает из него «единицу на обслуживание, т. е. эта «единица поступает в соответствующий канал 1 моделировани  передачи информации на вход элемента 13 задержки, имитиру  передачу квитанции центральной ЭВМ. Данный единичный сигнал через элемент ИЛИ 30 поступает также на (К+1 )-й вход элемента ИЛИ 29 (фиг. 2), а затем на вход С регистра 26. В результате этого в регистре будет осуществлено параллельное занесение информации из узла 25,

5 0 5 О

5

0

с

0 5

который выполнил « ашенне единицы в выбранном приоритетном разр де.

Единичный сигнал с выхода блока 1 сдвига через элемент ИЛИ 18 запускает таймер 19.

При успещной передаче квитанции (на выходе генератора 16 случайных импульсов, имитирующего отказы в канале, лог11ческий «нуль) единичный сигнал с элемента 13 задержки проходит через элемент И 15, регистрируетс  в счетчике 15, сбрасывает через элемент ИЛИ 9 триггер 4 (имитируетс  открытие канала), через элемент ИЛИ 20 останавливает таймер 19 и поступает на управл ющий вход блока 24.

В случа х отказов в канале при передаче сообщени  (или квитанции) генератор 10 (или 16) случайных импульсов совместно с элементом 11 (или 17) закрывают прохождение «единицы через элемент 5 (или 14) и сброс таймера 19 и триггера 4 не происходит . Через заданное «врем  ожидани  таймер 19 срабатывает и сбрасывает сигналом повторной передачи через элемент ИЛИ 9 триггер 4. Далее этот сигнал поступает на вход повторной передачи блока 24 выходной очереди. Элемент 2 запрета после сброса триггера 4 открываетс .

Таким образом имитируетс  уход какой- либо системы сбора и обработки нижнего уровн  после ожидани  в тайм-аут, вследствие чего канал передачи информации вновь открываетс .

При по влении сигнала от элемента И 14 (успешна  передача квитанции) элементы И 50 (фиг. 3) «открываютс  и пропускают информацию в узлы 34, а также на входы элемента ИЛИ 46. В результате этого происходит «гашение приоритетной единицы (имитируетс  исключение сообщени  из очереди) и занесение новой инфор.мации в регистр 51 (на входах У и С элементом ИЛИ 46 поддерживаетс  «единица).

Единичный сигнал от элемента ИЛИ 46 поступает также на вход элемента 39 задержки , далее через элемент ИЛИ 49 вновь происходит опрос регистра 51, а также сброс триггеров 44. Цикл работы блока 24 повтор етс .

Если в регистре 51 (в очереди) отсутствуют сообщени , то опрос регистра 51 повтор етс  через элемент 48 запрета (элемент 47 синхронизирует поступление сигналов на входы элемента 48).

При поступлении сигнала от таймера 19 производитс  повторный опрос регистра 51 без предварительного «гашени  единицы приоритетного разр да. Таким образом имитируетс  повторна  передача потер нного сообщени .

На входе V l регистра 5 (фиг. 3) в основном поддерживаетс  нулевой сигнал, поэтому сообщени  от генератора 12 могут поступать независимо от работы канала моделировани  передачи.

Устройство нозво.ч ет моделировать системы передачи и обработки информации, имеющие буферные пам ти дл  выходных сообщений в каждой подчиненной ЭВЛА нижнего уровн . Данные пам ти в ироиессе межмац ииного обмена исключают полные нотери сообн1ений на входе в канал св зи в момент его блокировки, а также при передаче но нему сообщений.

Claims (1)

1. Формула изобретени 

   Устройство дл  моделировани  систем передачи и обработки информации, содержащее блок сдвига, генератор случайных имиульсов опроса и группу каналов моделировани  передачи информации, каждый из которых содержит первый и второй генераторы случайных импульсов отказов, первый и второй элементы НЕ, первый и второй элементы И, генератор случайных импульсов сообщений, элемент запрета, первый и второй элементы задержки, триггер, иервый, второй и третий элементы ИЛИ и таймер, первые входы первого и второго элементов И соединены соответственно с выходами первого и второго элементов НЕ, входы кото- pi.ix соединены соответственно с выходами первого и второго генераторов случайных имнульсов отказов, вход первого элемента задержки и иервый вход первого эле.мента ИЛИ в каждом канале .моделировани  передачи информации объединены и подключены к соответствующему разр дному выходу блока сдвига, группа разр дных входов которого подключена соответственно к выходам вторых элементов И каналов моделировани  передачи информации, тактовый вход блока сдвига соединен с выходо.м генератора случайных имиульсов оироса, в каждом канале моделировани  передачи информации управл юп1ий вход элемента запрета соединен с пр мым выходом триггера, а ход элемента запрета соединен с входом второго э;1емента задержки, единичным входом триггера и вторым входом первого элемента ИЛИ, выход которого подключен к входу запуска таймера, выход переполнени  которого соединен с первым входом второго эле.мента ИЛИ, выход которого соединен с нулевым входом триггера, пр мой выход триггера подключен к второму входу BTOpoi o элемента И, третий вход которого соединен с выходом второго элемента задержки, выход первого элемента задержки подключен к второму входу первого э:1емента И, выход которого соединен с вторым входом второго элемента ИЛИ и первым входом третьего элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, а выход третьего элемента ИЛИ подключен к входу останова таймера, отличающеес  тем, что, с целью расщирени  функциональных возможностей устройства за счет моделировани  запоминани  передаваемых сообщений

   до получени  квитанций об их приеме, каждый канал моделировани  передачи информации дополнительно содержит блок выходной очереди, состо щий из реверсивного регистра сдвига, трех групп элементов И, rpyinibi триггеров, группы элементов ИЛИ, группы элементов НЕ, элемента запрета, четырех элементов ИЛИ, двух элементов задержки и М узлов гашени  приоритетного разр да, состо щих из первого и второго

   элементов НЕ, первого и второго элементов И и элемента ИЛИ, входы которого соединены соответственно с выходами первого и второго элементов И своего узла гащени  приоритетного разр да, первые входы котос рых соединены соответственно с выходами первого и второго эле.ментов НЕ своего узла гащени  приоритетного разр да, выходы элементов ИЛИ узлов гащени  приоритетного разр да соединены соответственно с разр дными входами реверсивного регистра

   0 сдвига, К-н разр дный выход которого (К/, М) подключен к входу первого элемента НЕ и второму входу элемента И К-го узла гащени  приоритетного разр да и первому входу (М - ) -го элемента И первой

   группы, вторые входы которых, нулевые входы триггеров группы и вход первого элемента задержки блока выходной очереди соединены с выходом первого элемента ИЛИ блока выходной очереди, пр мые выходы триггеров группы подключены соответственно

   0 к первым входам элементов И второй группы, вторые входы которых соединены с выходом первого элемента И своего канала моделировани  передачи информации, выход К-го элемента И второй группы соединен с входом второго элемента НЕ и вторым входом пер5 вого элемента И К-го узла гащени  приоритетного разр да и /(-м входом второго элемента ИЛИ блока выходной очереди, выход которого подключен к входу разрещени  параллельной записи информации реверсивного регистра сдвига, первому входу третье- 10 элемента ИЛИ блока выходной очереди, выход которого соединен с первым входом первого элемента ИЛИ блока выходной очереди , выход которого соединен с первым входом первого элемента ИЛИ блока выход5 ной очереди, выходы третьего элемента ИЛИ которого соединены с информационным входом элемента запрета своего канала моделировани  передачи информации и управл ющим входом элемента запрета блока выходной очереди, информационный вход

   0 которого подключен к выходу первого элемента задержки блока выходной очереди, а выход элемента запрета блока выходной очереди подключен к второму входу первого элемента ИЛИ блока выходной очереди , третий и четвертый входы которого

   5 соединены соответственно с входом запуска устройства и информационным выходом таймера своего канала моделировани  передачи информации, выход г -го элемента И

   первой группы (, /Vf-1) подключен к первому входу 1-го элемента И третьей группы, второй вход которого соединен с выходом /-ГО элемента НЕ группы, выход /-го элемента И третьей группы подключен к единичному входу i-ro триггера группы и г -му входу третьего элемента ИЛИ блока выходной очереди, выход М-го элемента И первой группы соединен с М-м входом третьего элемента ИЛИ блока выходной очереди, единичным входом М-го триггера группы, входом (М-1)-го элемента НЕ группы и вторым входом (М -2)-го элемента ИЛИ группы , первый вход /-ГО элемента ИЛИ группы (, М - 2) подключен к выходу (/ + i)-ro

   элемента И первой группы, второй вход 1-го элемента ИЛИ группы (, М-3) соединен с выходом (/-(-1)-го элемента ИЛИ группы, выход У-ГО элемента ИЛИ группы подключен к входу /-го элемента НЕ группы, а в каждом канале моделировани  передачи информации выход генератора случайных импульсов сообщений подключен к входу сдвига вправо реверсивного регистра сдвига и второму входу третьего элемента ИЛИ своего блока выходной очереди, выход которого соединен с тактовым входом реверсивного регистра сдвига блока выходной очереди .

   От 5лона 12

   К эле чем ту 2

   От элемента 1