SU1481787A1 - Устройство дл обмена информацией - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  обмена между процессорными элементами в мультипроцессорных системах. Целью изобретени   вл етс  повышение производительности вычислительной системы за счет обеспечени  одновременной работы каждого канала в режимах приема и передачи. Устройство дл  обмена информацией содержит первый и второй управл ющие регистры 1 и 2 соответственно, обменник 3 информацией, состо щей из каналов с их св з ми, кроме того, каждый канал содержит четыре мультиплексора 19÷22 соответственно, буферный регистр 23, схему 24 сравнени , схему 25 формировани  собственного адреса, первый 26 и второй 27 управл ющие триггеры, п ть элементов И 28÷32, первый 33 и второй 34 коммутаторы, блок 35 элементов ИЛИ, три элемента ИЛИ 36÷38 соответственно. 2 ил.

Description

3

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  обмена между процессорными элементами в мультипроцессорных системах.

Цель изобретени  - повышение производительности вычислительной системы за счет обеспечени  одновременной работы каждого канала в режимах приема и передачи.

На фиг.1 и 2 представлена функциональна  схема устройства дл  обмена информацией.

Устройство дл  обмена информацией содержит первый и второй управл ющие регистры 1 и 2 соответственно, об- менник 3 информацией, состо щий из М каналов, первый - п тый управл ющие входы 4-8 соответственно каналов , первый - третий информационные входы 9-11 соответственно каналов, вход 12 задани  режима обмена,вход 13 разрешени  записи информации, первый - третий информационные выходы 14-16 соответственно каналов,первый и второй выходы 17 и 18 соответственно , кроме того, каждый канал содержит первый - четвертьй мультиплексоры 19-22 соответственно, буферный регистр 23, схему 24 сравнени  адресов, схему 25 формировани  собственного адреса канала, первый и второй триггеры 26 и 27 управлени  соответственно, первый - п тый элементы И 28-32 соответственно,первый и второй коммутаторы 33 и 34 соответственно , блок 35 элементов ИЛИ, первый - третий элементы ИЛИ 36-38.

Регистр 1 предназначен дл  записи и хранени  кодов адресов каналов передатчиков (кодов адресов каналов, которые  вл ютс  источниками информации ), и кодов адресов каналов приемников (кодов адресов каналов), в которые информаци  должна быть пе редана.

Регистр 2 предназначен дл  записи и хранени  кодов адресов каналов приемников (кодов адресов тех каналов, в которые информаци  должна быть записана ) и кодов адресов каналов передатчиков (кодов адресов тех каналов , из которых информаци  передаетс ) .

Обменник 3 информацией состоит из

М каналов и предназначен дл  осуществлени  св зи между процессорными элементами вычислительной системы.

Первый управл ющий вход 4 1-го канала предназначен дл  управлени 

записью информации, поступающей из 1-го процессорного элемента в 1-й канал.

Второй управл ющий вход 5 1-го канала предназначен дл  управлени 

записью информации, поступающей из выбранного канала.

Третий управл ющий вход 6 1-го канала предназначен дл  передачи в канал сигналов синхронизации записи

информации.

Четвертый управл ющий вход 7 1-го канала предназначен дл  трансл ции сигналов управлени  переводом каналов в режим передачи информации от 1-го канала к (1-1)-му каналу.

П тый управл ющий вход 8 1-го канала предназначен дл  трансл ции сигналов управлени  переводом кана

лов в режим передачи информации от

1-го канала к Ц+1)-му каналу.

Первый информационный вход 9 1-го канала предназначен дл  передачи ийформации и ч i-ro процессорного элемента .

Второй информационный вход 10 1-г канала предназначен дл  передачи информации из (i+1)-ro канала.

Третий информационный вход 11 1-г канала предназна чен дл  передачи информации 13 (i-1)-ro канала.

Четвертый информационный вход 12 1-го канала предназначен дл  передачи информации из первого управл ющего регистра 1.

П тый информационный вход 13 1-го канала предназначен дл  передачи информации из второго управл ющего регистра 2.

Первый информационный выход 14 1-го канала предназначен дл  передачи информации в i-й процессорный элемент .

Второй информационный выход 15 1-го канала предназначен дл  передачи информации в (1+1)-й канал.

Третий информационный выход 16 1-го канала предназначен дл  передачи информации в (1-1)-й канал.

Первый управл ющий выход 17 1-го канала предназначен дл  передачи сигналов перевода (i+1)-ro канала в режим транзита информации в i-й канал.

Второй управл ющий выход 18 1-го канала предназначен дл  передачи сигнала перевода (i-1)-ro канала в режим транзита информации в i-й канал

Первый мультиплексор 19 1-го канала предназначен дл  передачи соответствующей информации, поступающей из (i+1)-ro и из (i-1)-ro каналов в регистр 23.

Bt-орой мультиплексор 20 1-го канала предназначен дл  передачи соответствующей информации в (1+1)-й канал .

Третий мультиплексор 21 1-го канала предназначен дл  передачи соответствующей информации в (1-1)-и канал.

Четвертый мультиплексор 22 i-ro канала предназначен дл  передачи информации , поступающей из первого и второго управл ющих регистров 1 и 2 соответственно в схему 24 сравнени .

Буферный регистр 23 1-го канала предназначен дл  хранени  информации, поступающей в i-й канал.

Схема 24 1-го канала сраврени  адресов предназначена дл  сравнени  кодов адресов каналов приемников и

0

5

0

передатчиков информации, участвующих в сеансе обмена с i-м каналом, и формировани  сигналов управлени  выбором направлений приема или передачи информации.

Схема 25 формировани  собственного адреса 1-го канала предназначена дл  формировани  кода собственного адреса 1-го канала.

Первый триггер 26 управлени  1-го канала предназначен дл  его перево- .да в режим передачи информации.

Второй триггер 27 управлени  1-го канала предназначен дл  его перевода в режим приема информации.

Элемент И 28 1-го канала предназначен дл  формировани  сигнала управлени  транзитом информации из (i+1)-го канала в (1-1)-й канал.

Элемент И 29 1-го канала предназначен дл  формировани  сигналов управлени  передачей информации из регистра 23 в (1+1)-й канал и управле- 5 ни  транзитом информации из (i+1)-ro в ()-й канал.

Элемент И 30 1-го канала предназначен дл  формировани  сигнала управлени  транзитом из (i-l)-ro канала в (1+1)-й канал.

Элемент И 31 1-го к анала предназначен дл  формировани  сигналов управлени  передачей информации из регистра 23 в (1-1)-й канал и управлени  транзитом информации из (i-1)- го в (i+O-й канал.

Элемент И 32 1-го канала предназначен дл  формировани  сигнала транзита .

Блок 35 элементов ИЛИ 1-го канала предназначен дл  формировани  сигнала перевода второго триггера 27 в исходное состо ние после выдачи информации в соответствующие каналы.

Элемент ИЛИ 36 1-го канала пред- . назначен дл  формировани  сигнала перевода первого триггера 26 в исходное состо ние.

Элемент ИЛИ 37 предназначен дл  передачи сигналов управлени  транзитом информации из (i-1)-ro в (i+1)-й канал.

Элемент ИЛИ 38 предназначен дл  передачи сигналов управлени  транзитом информации из (i+1)-ro в (Ј-1)-й канал.

При подаче питани  (цепи включени  питани  условно не показаны) на устройства дл  обмена информацией

0

0

5

0

5

регистры 1 и 2, триггеры 2& и 27 каналов , а также их буферные регистры 23 устанавливаютс  в нулевое состо ние (цепи установки элементов пам ти в нуль на фиг.1 не показаны).

В регистры 1 и 2 записываетс  из устройства управлени  информаци  об активных передатчиках и соответствующих им активных приемниках,участвующих в сеансе обмена.

При записи информации из 1-го процессорного элемента в канал соответствующий код поступает на первый информационный вход 9 1-го канала и далее на соответствующий информа- ционный вход буферного регистра 23. На разрешающий вход регистра 23 поступает единичный сигнал с первого управл ющего входа 4 канала. По заднему фронту синхроимпульса, поступившего на третий управл ющий вход 6 канала, информаци  записываетс  в регистр 23.

При считывании из канала в соответствующий процессорный элемент информаци  поступает на первый информационный выход 14 с входа регистра 23.

Кроме рассмотренных режимов функционировани  каждый канал может функционировать в режиме собственно транзита, а также в режиме активного передатчика, активного приемника и в режиме последующего транзита.Ниже привод тс  кратко алгоритмы работы устройства во всех перечисленных режимах.

Режим транзита характеризуетс  тем, что канал участвует в передаче информации, циркулирующей в обменни- ке 3, путем пр мой ее трансл ции с второго информационного входа 10 на третий информационный выход 16 либо с информационного входа 11 на второй информационный выход 15 канала.

Дл  реализации такого режима работы триггеры 26 и 27 канала устанавливаютс  в нулевое состо ние.

На выходе элемента И 32 формируетс  единичный сигнал, поступающий на управл ющие входы мультиплексоров 21 и 20 с целью разрешени  передачи информации на соответствующий выход канала.

Направление передачи информации определ етс  единичным значением сигналов , поступающих на входы 7 и 8 канала. Единичный сигнал на входе

0

5

7канала свидетельствует о необходимости передачи информации на выход 16 канала. Единичный сигнал на входе

8канала свидетельствует о необходимости передачи информации на выход 15 канала. В этом случае при наличие на входах 7 и 8 единичных сигналов канал может осуществл ть одновременно передачу информации в направлени х (д-1)-го и (i+O-ro каналов.

Режим последующего транзита в канале организуетс  следующим образом.

После записи (или считывани ) информации в буферный регистр 23 (из буферного регистра 23) в режиме активного приемника (активного передатчика ) происходит установка триггера 27(26) в исходное (нулевое) состо ние . При этом элемент И 32 канала формирует сигнал транзита. Работа канала в дальнейшем не отличаетс  от работы канала в режиме транзита информации .

Режим активного передатчика.

Этот режим характеризуетс  тем, что при поступлении информации на четвертый информационный вход 12 канала значение младшего разр да кода равно единице. Триггер 26 устанавливаетс  в единичное состо ние. На схему 24 сравнени  кодов адресов поступает код соответствующего канала приемника. Сравнение кодов адресов передатчика и приемника позвол ет определить направление передачи информации

Если существует отношение между кодом адреса канала приемника и кодом адреса канала передатчика, то информаци -с выхода регистра 23 поступает через мультиплексор 21 на выход 16 канала.

Если же существует отношение между указанными кодами, то информаци  с выхода регистра 23 поступает через мультиплексор 20 на второй информационный выход 15 канала.

Независимо от направлени  выдачи информации в канале происходит уста- 0 новка триггера 26 в исходное нулевое состо ние. После этого канал переходит в режим работы последующего транзита. Работа канала повтор етс .

При работе 1-го канала в режиме 5 активного приемника младший разр д кода, поступающего на п тый информационный вход 13 канала, имеет единичное значение. В результате этого

0

5

0

5

триггер 27 переходит в единичное состо ние и единичным сигналом с единичного выхода переводит канал в режим приема информации. При этом информаци  в канал может поступать как на третий информационный вход 11, так и на второй информационный вход 10. Выбор направлени  приема информации осуществл етс  схемой 24 сравнени  адресов. На его входы поступают коды адреса канала передатчика и собственного адреса. При формировании единичного сигнала на выходе информаци  с входа 11 канала поступает через мультиплексор 19 на второй информационный вход регистра 23.

В противном случае в регистр 23 записываетс  информаци , поступивша  с входа 10 канала.

При этом выдаетс  сигнал транзита информации на выход 18 в первом случае и на выход 17 во втором случае .

После записи информации в регистр 23 происходит установка триггера 27 в нулевое состо ние. Канал переходит в режим последующего транзита. В зависимости от значений сигналов, поступающих на входы 7 и 8 канала, на его выходах 17 и 18 также формируютс  единичные сигналы.

Работа канала продолжаетс  по .описанному алгоритму.

,

Устройство дл  обмена информацией работает следующим образом.

В исходном состо нии все элементы пам ти .наход тс  в нулевом состо нии Цепи установки в нуль и цепи питани  на фиг.1 условно не показаны. Протокол обмена информацией между каналами, а также между процессорными элементами и соответствующими каналами задаетс  устройством управлени  путем записи в регистры 1 и 2 соответствующей информации, а также путем подачи на входы 4-6 каналов управл ющих сигналов.

Рассмотрим последовательно функционирование устройства дл  обмена ин фармацией в режимах записи информации из процессорного элемента (в процессорные элементы), активного передатчика, активного приемника, транзита информации и в режиме последующего транзита информации.

Режим записи информации из процессорного элемента.

10

15

20

25

30

35

40

45

50

55

На вход 4 канала поступает единичный сигнал, который поступает на соответствующий разрешающий вход регистра 23. На первый информационный вход 9 канала поступает код с выхода соответствующего процессорного элемента . По заднему фронту синхроимпульса , поступающего на третий управл ющий вход 6 канала, информаци  записываетс  в регистр 23.

Режим записи информации в про- цессорный элемент.

Данный режим характеризуетс  отсутствием на входе канала как управл ющих , так и информационных сигналов . Код, записанный з регистр 23, выдаетс  непрерывно на первый информационный выход 14 канала.

Режим активного передатчика.

Этот режим характеризуетс  тем, что в регистр 1 поступает код, который содержит информацию об адресах каналов передатчиков и адресах каналов приемников.

Признаком активности канала в режиме передачи информации служит единичное значение младшего разр да кода , поступающего на четвертый информационный вход 12 канала. В остальных разр дах кода содержитс  код адреса канала приемника. Единичным сигналом младшего разр да кода с входа 12 триггер 26 переводитс  в единичное состо ние. На его единичном выходе по вл етс  единичный сигнал,который поступает на первые входы элементов И 29 и 31, а также на первый управл ющий вход мультиплексора 22.

Информаци  с входа 12 канала rfoc- /гупает через мультиплексор 22 на первый вход схемы 24 сравнени . На ее второй вход поступает код собственного адреса канала. В зависимости от результата сравнени  формируетс  единичный сигнал на первом или втором ее выходах. Единичный сигнал на первом выходе схемы 24 сравнени  по вл етс  в том случае, если код адреса приемника меньше кода адреса ка- лала, передающего информацию. Единичный сигнал на втором выходе схемы 24 сравнени  адресов по вл етс  в,том случае, если код адреса канала Приемника информации больше кода .адреса канала передатчика информации. При по влении единичного сигнала на втором выходе схемы 24 он поступает на управл ющие входы мультиплексоров

19 и 21, а также на второй вход коммутатора 34, на третий вход которого поступает единичный сигнал с нулевого выхода триггера 27, и на выходе коммутатора 34 формируетс  единичный сигнал который поступает на первый управл ющий выход 17 канала. По единичному сигналу, -поступившему на первый управл ющий вход мультиплексора 21, последний осуществл ет передачу на выход кода, поступившего на его второй информационный вход с выхода буферного регистра 23. Информаци  с выхода мультиплексора 21 поступает на первый информационный вход блока 35 элементов ИЛИ и на третий информационный выход 16 канала.

На выходе блока 35 элементов ИЛИ формируетс  единичный сигнал, который поступает на вход установки в нуль триггера 26 и переводит его в нулевое состо ние. В результате этого канал переходит в исходное состо ние.

В том случае, если единичный сиг- нал сформирован на первом выходе схемы 24, он поступает на соответствующие управл ющие входы мультиплексоров 20 и 19 и на первый и второй входы коммутатора 33. На третий вход коммутатора 33 поступает единичный сигнал с нулевого выхода триггера 27. На выходе коммутатора 33 формируетс  единичный сигнал, который поступает на выход 18 канала. Единичный сигнал, поступивший на первый управл ющий вход мультиплексора 20, разрешает передачу на выход 15 канала информации информации, поступившей на его второй информационный вход с выхода буферно- го регистра 23.

В том случае, если код адреса канала приемника информации меньше кода адреса канала, передающего инфор- мацию, последний канал может осуществл ть одновременно и передачу информации в режиме транзита в от (i-H)-r по М-й каналы. В этом случае единичный сигнал с единичного выхода триггера 26 поступает на первые входы элементов И 29 и 31 и открывает их. Если единичный сигнал поступает на вход 7 канала, то на выходе элемента И 31 формируетс  единичный сигнал которьй поступает на четвертый управл ющий вход мультиплексора 20. В результате этого на выход 15 канала будет передан код с входа 11 канала

0 j 0

,

0

5

одновременно с передачей на выход 16 информации, записанной в регистр 23.

Если код адреса канала приемника информации больше кода адреса канала , передающего информацию,то последний канал может осуществл ть одновременно и передачу информации в от (i-1)-ro по 1-й каналы.

В этом случае единичный сигнал с единичного входа триггера 26 поступает на первые входы элементов И 29 и 31 и открывает их.

Если единичный сигнал поступает на вход 8 канала, то на выходе элемента И 29 формируетс  единичный сигнал , который поступает на третий управл ющий вход мультиплексора 21 и на четвертый управл ющий вход мультиплексора 20. В результате этого одновременно на выходы 16 и 15 канала будет передана соответствующа  информаци .

Режим активного приемника канала .

В этом случае единичным значением младшего разр да кода, поступающего на п тый информационный вход 13 канала , триггер 27 переходит в единичное состо ние. Единичный сигнал с единичного выхода триггера 27 поступает на второй управл ющий вход мультиплексора 22 и обеспечивает тем самым передачу на вход схемы 24 кода адреса соответствующего канала передатчика .

Единичный сигнал с выхода триггера 27 поступает на третий управл ющий вход мультиплексора (Обеспечива  тем самым передачу либо по его первому, либо по второму информационному входу.

На второй вход схемы 24 поступает код адреса собственного канала и сравниваетс  с кодом адреса канала передатчика. Если код адреса канала передатчика больше кода адреса канала , то на втором выходе схемы 24 по вл етс  единичный сигнал, который поступает на управл ющий вход мультиплексора 19 и на первый и второй входы коммутатора 34, на третий вход которого поступает единичный сигнал с нулевого выхода триггера 27. На

выходе коммутатора 34 формируетс , единичный сигнал, который поступает .на первый управл ющий выход 17 канала . Мультиплексор 19 в соответствии с единичным сигналом на втором уп13

равл ющем входе обеспечивает передачу на второй информационный вход регистра 23 кода, поступившего на его третий информационный вход с второго информационного входа 10 канала.Если же единичный сигнал сформирован на первом выходе схемы 24 сравнени , то он поступает на первый управл ющий вход мультиплексора 19 и на первый и второй входы коммутатора 33, на третий и четвертый входы которого поступает нулевой сигнал с нулевого выхода триггера 27.

На выходе коммутатора 33 формируетс  единичный сигнал, который поступает на второй управл ющий выход 18 канала. Мультиплексор 19 в соответствии с значени ми управл ющих сигналов на его управл ющих входах осуществл ет передачу кода, поступившего с третьего информационного входа 11 канала на второй информационный вход регистра 23. По синхроим- пульсу, поступившему с третьего управл ющего входа 6 канала на вход синхронизации регистра 23, информаци  записываетс  в последний.

При этом на выходе элемента ИЛИ 36 формируетс  единичный сигнал,который устанавливает триггер 27 в исходное (нулевое) состо ние. Если на входы 7 и 8 канала единичные сигналы не поступ т, то на выходе коммутаторов 33 (или 34) единичный сигнал исчезнет и станет равным нулю. При поступлении указанных сигналов на входы 7 и 8 канала они передаютс  коммутаторами 34 и 33 на выходы 17 и 18 без изменени , а канал осуществл ет транзит информации следующим образом.

Если единичный сигнал транзита поступает на вход 7 канала, то на выходе элемента И 28, который открыт по первому входу единичным сигналом с единичного выхода триггера 27; формируетс  единичный сигнал. Единичный сигнал с выхода элемента И 28 поступает на четвертый управл ющий вход мультиплексора 21, разреша  тем самым передачу информации к (1-1)-му каналу с входа 10 на выход 16. Если же единичный сигнал транзита поступает на вход 8 канала, то на выходе элемента И 30, который открыт по первому входу единичным сигналом с единичного выхода триггера 26, формируетс  единичный сигнал. Этот сигнал

178714

с выхода элемента И 30 поступает на четвертый управл ющий вход мультиплексора 20, разреша  тем самым пе- редачу на выход 15 к (1+1)-му каналу с входа 11.

Режим последнего транзита. Данный режим характеризуетс  тем, что канал переходит в режим транзиjg та после приема (записи) информации в буферный регистр 23 (из буферного регистра 23). Единичным сигналом с - выхода элемента ИЛИ 36 (блока 35 элементов ИЛИ) триггер 27 (триггер 26)

15 устанавливаетс  в нулевое состо ние.

Канал в этом случае переходит в режим транзита информации. Направление передачи информации определ етс  единичными значени ми сигналов на

20 ,входах 7 и 8 канала. На входы элемента И 32 поступают единичные сигналы и на его выходе формируетс  также единичный сигнал, который поступает на вторые управл ющие входы мульти25 плексоров 20 и 21, подготавлива  их тем самым к передаче информации.Если на вход 7 канала поступает единичный сигнал, то он поступает на п тый управл ющий вход коммутатора 21.Ин30 формаци , поступивша  на вход 10 канала , передаетс  на выход 16 через мультиплексор 21. Если единичный сигнал поступает на вход 8 канала, то он поступает также на п тый управл ющий вход мультиплексора 20. На выход 15 канала передаетс  код с его входа 11. Если же единичные сигналы поступают одновременно на входы 7 и 8 канала , то информаци  одновременно пе40 редает на выход 15 с входа 11 и на выход 16 с входа 10.

Таким образом, устройство дл  обмена информацией позвол ет обеспечивать эффективный обмен информацией в , силу возможности одновременной рабо- ты каждого канала в режиме приема и передачи информации.

35

Claims (1)

1. Формула изобретени 

   Устройство дл  обмена информацией, содержащее два управл ющих регистра и М каналов, причем первые информационные входы и выходы каналов  вл ютс  входами и выходами устройства дл  подключени  информационных входов и выходов процессорных элементов, второй информационный выход 1-го канала (, M-1) соединен с вторым

   15148

   информационным входом (i+1)-ro канала , р.торой информационный выход М-го канала соединен с вторым информационным входом первого канала, третий информационный выход 1-го канала (i М,2) соединен с третьим информационным входом (i-1)-ro канала,третий информационный выход первого канала соединен с третьим информационным входом М-го канала, вход записи информации управлени  устройства соединен с входами записи первого и второго управл ющих регистров, вход за

   16

   равл юшими входами буферного регистра и входом его синхронизации, о т- личающеес  тем, что, с целью повышени  производительности вычислительной системы за счет обеспечени  одновременной работы каждого канала в режимах приема и передачи, з каждый канал дополнительно введены четвертый мультиплексор, блок элементов ИЛИ, схема сравнени  адресов, блок формировани  собственного адреса канала, первый и второй триггеры управлени , первый и второй

   дани  режима обмена устройства соеди- г коммутаторы, п ть элементов И и три

   20

   25

   30

   35

   нен с информационным входом первого управл ющего регистра, выходы соответствующих групп разр дов которого соединены соответственно с четвертыми информационными входами с первого по М-й каналов, вход записи разрешени  информации устройства соединен с информационным входом второго управл ющего регистра, выходы соответствующих групп разр дов которого соединены соответственно с п тыми информационными входами с первого по М-й каналов, вход задани  направлени  обмена устройства соединен с первыми управл ющими входами всех каналов, вход разрешени  записи устройства соединен с вторыми управл ющими входами всех каналов, вход синхронизации устройства соединен с третьими управл ющими входами всех каналов, каждый из которых содержит три мультиплексора и буферный регистр информации , причем первый информационный вход канала соединен с первым информационным входом буферного регистра, второй информационный вход канала соединен с первыми информационными входами первого и второго мультиплексоров , третий информационный вход канала соединен с вторым информационным входом первого мультиплексора и первым информационным входом третьего мультиплексора, выход первого мультиплексора соединен с вторым информационным входом буферного регистра , выход которого соединен с первым информационным выходом канала и с вторыми информационными входами второго и третьего мультиплексоров,выходы которых соединены соответственно с вторым и третьим информационными выхо- 55 дами канала, первый, второй и третий входы управлени  канала соединены соответственно с первым и вторым уп40

   45

   50

   элемента ИЛИ, причем в каждом канале четвертый и п тый информационные входы канала соединены соответственно с первым и вторым информационными входами четвертого мультиплексора , выход которого соединен с первым входом схемы сравнени  адресов , выход блока формировани  собственного адреса канала соединен с. вторым входом схемы сравнени  адресов , первый выход которой соединен с первыми управл ющими входами первого и второго мультиплексоров и первым и вторым входами первого коммутатора , второй выход схемы сравнени  адресов соединен с первым и вторым управл ющими входами первого и третьего мультиплексоров, первым и вторым входами второго коммутатора, младшие разр ды четвертого и п того

   -входов канала соединены с входами установки первого и второго триггеров управлени  соответственно, единичный выход первого триггера управлени  соединен с первым управл ющим входом четвертого мультиплексора и первыми входами первого и второго элементов И, единичный выход второго триггера управлени  соединен с первыми входами третьего и четвертого элементов И, вторым управл ющим входом четвертого мультиплексора и третьим управл ющим входом первого мультиплексора, выход которого соеди нен с входами первого элемента ИЛИ, четвертый управл ющий вход канала со динен с вторыми входами второго и четвертого элементов И, п тый управл ющий вход канала соединен с вторыми входами первого и третьего элемен тов И, выход первого элемента И сое .динен с первым входом второго элемента ИЛИ и вторым управл ющим входом второго мультиплексора, выход

   0

   5

   0

   5

   5

   0

   5

   0

   элемента ИЛИ, причем в каждом канале четвертый и п тый информационные входы канала соединены соответственно с первым и вторым информационными входами четвертого мультиплексора , выход которого соединен с первым входом схемы сравнени  адресов , выход блока формировани  собственного адреса канала соединен с. вторым входом схемы сравнени  адресов , первый выход которой соединен с первыми управл ющими входами первого и второго мультиплексоров и первым и вторым входами первого коммутатора , второй выход схемы сравнени  адресов соединен с первым и вторым управл ющими входами первого и третьего мультиплексоров, первым и вторым входами второго коммутатора, младшие разр ды четвертого и п того

   -входов канала соединены с входами установки первого и второго триггеров управлени  соответственно, единичный выход первого триггера управлени  соединен с первым управл ющим входом четвертого мультиплексора и первыми входами первого и второго элементов И, единичный выход второго триггера управлени  соединен с первыми входами третьего и четвертого элементов И, вторым управл ющим входом четвертого мультиплексора и третьим управл ющим входом первого мультиплексора, выход которого соединен с входами первого элемента ИЛИ, четвертый управл ющий вход канала соединен с вторыми входами второго и четвертого элементов И, п тый управл ющий вход канала соединен с вторыми входами первого и третьего элементов И, выход первого элемента И сое .динен с первым входом второго элемента ИЛИ и вторым управл ющим входом второго мультиплексора, выход

   второго элемента И соединен с первым входом третьего элемента ИЛИ и вторым управл ющим входом третьего мультиплексора,выход третьего элемента И соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с третьим управл ющим входом второго мультиплексора, выход четвертого элемента И соединен с вторым входом второго элемента ИЛИ, выход которого соединен с третьем управл ющим входом третьего мультиплексора , выходы второго и третьего мультиплексоров соединены с первым и вторым входами блока элементов ИЛИ соответственно, выход которого сое- (динен с входом сброса первого триггера управлени , пр мой выход первого триггера управлени  соединен с первым входом п того элемента И, выход которого соединен с четвертыми управл ющими входами второго и третьего мультиплексоров, выход первого

   20 иен с четвертым управл ющим входом первого канала,1 второй управл ющий выход 1-го канала (i M,2) соединен с п тым управл ющим входом (i-1)-ro канала, второй управл ющий выход пер

   элемента ИЛИ соединен с входом сброса 25 вого канала соединен с п тым улраввторого триггера управлени , пр мой

   выход которого соединен с вторым вхоа

   Редактор В. Данко

   Фиг. 2 Составитель А. Иванов

   Техред М.Ходанич Корректор В. Гирн к

   дом п того элемента И, с третьими и четвертыми входами первого и второго коммутаторов, четвертый управл ющий вход канала соединен с п тым управл ющим входом третьего мультиплексора , с п тым и шестым входами второго коммутатора, выход которого соединен с первым управл ющим выходом канала,

   п тый управл ющий вход канала соединен с п тым управл ющим выходом второго мультиплексора и с п тым и шестым входами первого коммутатора,выход которого соединен с вторым управл ющим выходом канала, первый управл ющий выход 1-го канала (i 1 ,М-1) соединен с четвертым управл ю-- щим входом (i+O-ro канала, первый управл ющий выход М-го канала соедииен с четвертым управл ющим входом первого канала,1 второй управл ющий выход 1-го канала (i M,2) соединен с п тым управл ющим входом (i-1)-ro канала, второй управл ющий выход первого канала соединен с п тым улравл ющим входом 1-го канала.

   I