SU1136159A1 - Устройство дл управлени распределенной вычислительной системой - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РАСПРЕДЕЛЕННОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМОЙ, содержащее блок управлени , регистр сдвига, регистр номера задани , регистр номера запрашиваемого узла, регистры числа процессоров, регистры маршрутов, первый и второй счетчики адресов, группу счетчиков зан тых каналов, дешифратор узлов, блок пам ти узлов, блок пам ти маршрутов, регистры готовности , первую и вторую группы элементов ИЛИ, с первой по п тнадцатую группы элементов И, элемент ИЛИ-НЕ, первый элемент И, два элемента ИЛИ, элемент НЕ, причем единичные выходы регистра сдвига подключены к первым входам элементов И первой группы и входам элемента ИЛИ-НЕ, выход которого соединен с первыми входами элементов И с второй по седьмую группы и входом конца распределени  блока управлени , вход числа необходимых процессоров которого соединен с информационным входом регистра сдвига и  вл етс  входом числа необходимых процессоров устройства. Выход управлени  сдвигами блока управлени  подключен к входу управлени  сдвигом регистра сдвига, входы поразр дного сброса которого соединены с выходами элементов И первой группы и первыми входаЛ1и элементов И восьмой группы, вторые входы которых подключены к пр мым входам элементов И дев той группы, первым входам элементов И дес той группы, группе входов дешифратора узлов и первым входам элементов И одиннадцатой группы, вторые входы которых объединены и подключены к выходу записи маршрута блока управлени , а третьи входы подключены к выходам элементов И двенадцатой группы, первые входы которых подключены к входам первого элемента И, выходу блока пам ти маршрутов и первым входам элементов И тринадцатой группы, зторые входы которых соединены с выходами группы счетчиков зан тых каналов, а выходы соединены с вхо .т,ами первого элемента ИЛИ, выход которого соединен с входом отсутстви  свободного маршрута блока управлени  и через элемент НЕ - с вторыми входами элементов И двенадцатой группы и с входом наличи  маршрута блока управлени , вход окон чани  просмотра маршрутов которого соединен с выходом первого элемента ИЛИ, выходы элементов И восьмой группы подключены к входам регистров числа процессоров, выход приема блока управлени  соединен с первыми входами элементов И четырнадцатой и п тнадцатой групп, выходы которых соединены с информационным входом регистра номера задани  и информационным входом регистра номера запрашивае- 00 О5 мого узла соответственно, вы-ходы регистра номера задани  регистров маршрута, регистра номера запрашиваемого узла, регистров числа процессоров соединены с вторысл ми входами элементов И с второй по седьсо мую группы, выходы которых  вл ютс  группой выходов заголовка задани  устройства , группа входов готовности каналов св зи устройства соединена с информационными входами группы счетчиков зан тых каналов, управл ющие входы которых подключены к выходам элементов ИЛИ первой группы, входы которых подключены к выходам элементов И восьмой группы, выход регистра номера запрашиваемого узла соединен с информационным входом блока пам ти узлов и информационным входом блока

Description

пам ти маршрутов, первый адресный вход которого подключен к выходу первого счетчика адреса, вход установки которого соединен с выходом сброса маршрутов блока управлени , выход просмотра маршрутов которого соединен с информационным входом первого счетчика адреса и вторым адресным входом блока пам ти маршрутов, вход записи чтени  которого соединен с выходом блока пам ти узлов и входом дешифратора узлов, первый адресный вход блока пам ти узлов соединен с выходом второго счетчика адреса, информационный вход которого соединен с вторым адресным входом блока пам ти узлов и выходом просмотра узлов блока управлени , вход сброса второго счетчика адреса соединен с выходом элемента ИЛИ-НЕ, вторые входы элементов И дес той группы объединены и подключены к выходу разрешени  распределени  блока управлени , вход цаличи  свободных процессоров которого соединен с третьими входами элементов И дес той группы и инверсными входами элементов И п тнадцатой группы, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с входом отсутстви  процессоров , блока управлени  выход данных блока управлени  соединен с выходом данных группы выходов заголовка задани  устройства , вторые входы элементов И четырнадцатой группы  вл ютс  группой входов номера задани  устройства, информационные входы регистров готовности  вл ютс  группой входов готовых процессоров устройства, выходы элементов И восьмой группы соединены с входами сброса регистров готовности, выходы счетчиков зан тых каналов соединены с вторыми входами элементов И одиннадцатой группы, выход отказа блока управлени   вл етс  выходом отказа устройства, причем блок управлени  содержит схему сравнени , триггер пуска, генератор импульсов , триггер узлов, триггер маршрутов, триггер распределени , группу элементов И, шесть элементов ИЛИ, элемент НЕ, семь элементов И, выход первого элемента ИЛИ соединен с выходом сброса маршрутов блока , выход записи маршрута которого соединен с первым входом первого элемента ИЛИ, входом установки триггера распределени  и выходом первого элемента И, первый вход которого соединен с входом наличи  маршрута блока, вход окончани  просмотра маршрутов которого соединен с вторым входом первого элемента ИЛИ, первым входом второго элемента ИЛИ, инверсным входом второго элемента И и первым входом третьего элемента ИЛИ, второй вхОд которого соединен с первым входом четвертого элемента ИЛИ. входом отсутстви  процессоров блоки 11 через элемент НЕ - с вторым входом шрвого элемента И и первым пр мым входом нторого элемента И, второй пр мой

вход которого соединен с входом отсутстви  свободного маршрута блока, выход разрешени  распределени  которого соединен с вторым входом второго элемента ИЛИ, третий вход которого соединен с третьим входом первого элемента ИЛИ, вторым входом четвертого элемента И, первым входом п того элемента ИЛИ, первым входом шестого элемента ИЛИ, первыми объединенными входами элементов И группы и входом конца распределени  блока, выход просмотра узлов которого соединен с выходом третьего элемента И, первый вход которого соединен с выходом четвертого элемента И, первым входом п того элемента И и первым входом шестого элемента И, выход которого соединен с выходом сдвига блока, а второй вход соединен с выходом триггера распределени , вход сброса которого соединен с выходом четвертого элемента ИЛИ, четвертый вход первого элемента ИЛИ соединен с вторым входом п того элемента ИЛИ, выход которого соединен с входом сброса триггера узлов, выход которого соединен с вторым входом третьего элемента И, а вход установки - с выходом третьего элемента ИЛИ, третий вход которого соединен с пр мым выходом схемы сравнени  и входом установки триггера пуска, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом генератора импульсов, вход сброса триггера пуска соединен с выходом шестого элемента ИЛИ, второй вход которого соединен с инверсным выходом схемы сравнени  и входом отказа блока, первый и второй входы схемы сравнени  соединены с входом числа необходимых процессоров и входом наличи  свободных процессоров блока соответственно , выходы элементов И группы подключены к выходу данных блока, выход просмотра маршрутов которого соединен с выходом п того элемента И, второй вход которого соединен с выходом триггера маршрутов , входы сброса установки которого соединены с выходом второго элемента ИЛИ и второго элемента И соответственно, отличающеес  тем, что, с целью расширени  ее функциональных возможностей путем управлени  распределением заданий территориально разнесенным группам процессоров с учетом наличи  на узлах обработки необходимых данных дл  выполнени  задани , в него введены группа регистров наличи  данных, регистр необходимых данных , шестнадцата  и семнадцата  группы элементов И, причем информационный вход регистра необходимых данных  вл етс  входом требуемых данных устройства, а выход Соединен с первыми входами элементов И шестнадцатой группы и входом требуемых данных блока управлени , вход наличи  данных которого соединен с выходами элементов И шестнадцатой группы, вторые входы

которых соединены с выходами регистров наличи  данных группы, информационные входы которых  вл ютс  группой входов наличи  данных устройства, выходы регистров готовности соединены с первыми входами элементов И семнадцатой группы, вторые входы которых соединены с выходом выбора узла блока управлени , вход наличи  свободных процессоров которого соединен с выходами элементами И семнадцатой группы, а блок управлени  дополнительно содержит группу узлов анализа, выходы которых объединены и  вл ютс  выходом выбора

узла блока, вход требуемых данных и вход наличи  данных которого  вл ютс  первым и вторым входами узлов анализа группы соответственно, а каждый блок анализа содержит группу сумматоров по модулю два, группу элементов НЕ и элемент И, выход Которого  вл етс  выходом блока анализа, выходы сумматоров по модулю два группы через элементы НЕ группы подключены к входам элемента И, первые и вторые входы сумматоров по модулю два  вл ютс  первым и вторым входами блока анализа соответственно.

Claims (2)

1

Изобретение относитс  к вычислительной технике, в частности к устройствам дл  управлени  распределенной вычислительной системой, включающей узлы обработки информации и линии св зи.

Известно устройство дл  распределени  заданий процесорам, содержащее блок управлени  поиском и распределением, регистры готовности процессоров, регистр сдвига, группы элементов И, элементы ИЛИ, триггеры .

В устройстве анализируетс  возможность обработки задани  и в случае положительного решени  осуществл етс  распределение задани  между свободными процессорами 1

Недостатком устройства  вл етс  невозможность распределени  заданий территориально разнесенным группам процессоров с учетом состо ний процессоров и линий св зи , а также марщрутов передачи данных.

Наиболее близким к предлагаемому  вл етс  устройство дл  управлени  распределенной вычислительной системой, содержащее блок управлени , вторую группу элементов И, первые входы которой соединены с соответствующими выходами регистров готовности, нулевые входы которых подключены к входам готовности процессоров устройства , выходы регистров готовности соединены с входами кода свободных процессоров блока управлени , выходы регистра сдвига - с вторыми входами элементов И первой группы, выход отказа блока управлени   вл етс  выходом отказа устройства, выход управлени  сдвигом подключен к входу управлени  сдвигом регистра сдвига, разрещающие входы которого соединены с выходом приема блока управлени , а информационные входы с входами кода числа необходимых процессоров устройства, которые- подключены к входам числа необходимых процессоров блока управлени , нулевые выходы регистра сдвига соединены с входами первого элемента И, выход которого подключен к вторым входам дес той группы элементов И, входу конца распределени  блока управлени  и к входу сброса счетчика адреса узлов, счетный вход которого соединен с выходом просмотра узлов блока управлени , который подключен к входу пуска блока пам ти узлов, к входу обнулени  которого подключен выход обнулени  блока пам ти узлов блока управлени , выход счетчика адреса узлов соединен с входом адреса блока пам ти узлов, выход регистра номера запрашивающего узла подключен к первым входам соответствующей дес той группы элементов И, входу адреса блока пам ти марщрутов и узлов, выход которого подключен к входам адреса блока пам ти марщрутов и к входам дешифратора узлов, выходы которого соединены с первыми входами соответствующей седьмой группы элементов И, третьей и четвертой групп элементов И и с вторыми входами соответствующей второй группы элементов И, выход разрешени  распределени  блока управлени  подключен к третьим входам второй группы элементов И, выходы которой соединены с соответствующими входами первой группы элементов ИЛИ, выходы которой подключены к первым входам первой группы элементов И, выходы последней соединены с входами сброса регистра сдвига и с вторыми входами соответствующей третьей группы элементов И, выходы которой подключены к входам регистров числа процессоров и к единичным входам регистров готовности, выходы которых соединены с вторыми входами четвертой группы элементов И, выходы которой подключены к входам первого элемента ИЛИ, выход которого соединен с входом отсутстви  процессоров блока управлени , выход просмотра

маршрутов которого подключен к счетному входу второго счетчика адреса маршрутов и входу пуска блока пам ти маршрутов, выход сброса маршрутов блока управлени  соединен с входом сброса счетчика адреса маршрутов и обнулени  блока пам ти маршрутов , нулевые выходы которого подключены к входам третьего элемента И, выход которого соединен с третьим входом второго элемента ИЛИ и входом начала маршрутизации блока управлени , выход счетчика адреса маршрутов подключен к входу адреса блока пам ти маршрутов, единичные выходы которого соединены с первыми входами п той группы элементов И, вторыми входами шестой группы элементов И и входами второго элемента И, выход которого подключен к входу отсутстви  свободного маршрута блока управлени  и к первому входу второго элемента ИЛИ, выходы второй группы элементов ИЛИ соединены со счетными входами счетчиков зан тых каналов , входы готовности каналов устройства подключены к вычитаюшим входам счетчиков зан тых каналов, выходы которых соединены с вторыми входами п той группы элементов И, выходы которой подключены к вторым входам второго элемента ИЛИ, выход которого соединен с входом первого элемента НЕ, выход которого подключен к входу наличи  маршрута блока управлени  и к первым входам шестой группы элементов И, выходы которой соединены с вторыми входами седьмой группы элементов И, выход записи маршрута блока управлени  подключен к третьим входам седьмой группы элементов И, выходы которой соединены с входами регистров маршрутов, выходы которых подключены к первым входам соответствуюшей дес той группы элементов И, выходы регистров числа процессоров соединены с первыми входами соответствующей дес той группы элементов И, выход приема блока управлени  подключен к вторым входам восьмой и дев той групп элементов И, входы кода номера задани  устройства соединены с первыми входами восьмой группы элементов И, выходы которой подключены к входам регистра номера задани , выходы которого подключены к первым входам соответствующей дес той группы элементов И, выходы последней соединены с выходами заголовка задани  устройства и с входами второй группы элементов ИЛИ, входы номера запрашивающего узла устройства соединены с первыми входами дев той группы элементов И, выходы которой соединены с входами регистра номера запрашивающего узла, входы кода числа необходимых процессоров соединены с входами шестого элемента ИЛИ и первыми входами элемента сравнени  «больше либо равно, к вторым входам которого подключены входы кода свободных процессоров, выход элемента сравнени  «больше либо равно соединен с выходом приема и входом второго элемента НЕ, выход которого подключен к выходу отказа и к первому входу третьего элемента ИЛИ, выход шестого элемента ИЛИ соединен с первым входом четвертого элемента ИЛИ и единичным входом триггера пуска, вход конца распределени  подключен к первому входу п того элемента ИЛИ, второму входу седьмого элемента ИЛИ, первому входу

дес того элемента ИЛИ, первому входу восьмого элемента ИЛИ, к второму входу третьего элемента ИЛИ, выход которого соединен с нулевым входом триггера пуска, единичный выход которого подключен к пер , вому входу четвертого элемента И, выход генератора импульсов подключен к второму входу четвертого элемента И, выход которого соединен с вторыми входами п того, седьмого и дев того элементов И, вход отсутстви  свободного маршрута подключен

0 к третьему входу четвертого элемента ИЛИ, второму входу восьмого элемента ИЛИ, первому входу седьмого элемента ИЛИ, первому входу дев того элемента ИЛИ, выход восьмого элемента ИЛИ  вл етс  выходом

5 обнулени  блока пам ти узлов, вход отсутстви  процессоров соединен с вторым входом дес того элемента ИЛИ, третьего элемента НЕ и вторым входом четвертого элемента ИЛИ, выход которого подключен к единичному входу триггера узлов, единичный выход последнего соединен с первым входом п того элемента И, выход которого подключен к выходу просмотра узлов, вход наличи  маршрута соединен с вторым входом восьмого элемента И, выход третьего элемента НЕ подключен к второму входу

5 шестого элемента И и первому входу восьмого элемента И, выход которого соединен с выходом записи маршрута, вторым входом дев того элемента ИЛИ и единичным входом триггера распределени , единичный

0 выход которого подключен к первому входу дев того элемента И, выход которого соединен с выходом управлени  сдвигом, выход дес того элемента ИЛИ подключен к нулевому входу триггера распределени , единичный выход которого соединен с выходом

5 разрешени  распределени  и третьим седьмого элемента ИЛИ, выход которого подключен к нулевому входу триггера маршрутов , единичный выход которого соединен с вторым входом п того элемента ИЛИ, выход

0 которого подключен к нулевому входу триггера узлов, вход начала маршрутизации соединен с первым входом шестого элемента И, выход которого подключен к единичному входу триггера маршрутов, единичный выход которого соединен с первым входом

5 седьмого элемента И, выход которого  вл етс  выходом просмотра маршрутов, выход дев того элемента ИЛИ  вл етс  выходом сброса маршрутов

2. Недостатком известного устройства  вл етс  отсутствие возможности управлени  распределением заданий с учетом требуемых дл  их выполнени  конкретных наборов данных распределенной вычислительной системы . Цель изобретени  - расширение функциональных возможностей устройства путем обеспечени  управлени  распределением заданий территориально разнесенным группам процессоров с учетом наличи  на узлах обработки необходимых данных дл  выполнени  задани . Поставленна  цель достигаетс  тем, что в устройство дл  управлени  распределенной вычислительной системой, содержащее блок управлени , регистр сдвига, регистр номера задани , регистр номера запрашиваемого узла, регистры числа процессов, регистры маршрутов, первый и второй счетчики адресов, группу счетчиков зан тых каналов, дешифратор узлов, блок пам ти узлов, блок пам ти маршрутов, регистры готовности, первую и вторую группы элементов ИЛИ, с первой по п тнадцатую группы элементов И, элемент ИЛИ-НЕ, первый элемент И, два элемента ИЛИ, элемент НЕ, причем единичные выходы регистра сдвига подключены к первым входам элементов И первой группы и входам элемента ИЛИ-НЕ, выход которого соединен с первыми входами элементов И с второй по седьмую группы и входам конца распределени  блока управлени , вход числа необходимых процессоров которого сЬединен с информационным входом регистра сдвига и  вл етс  входом числа необходимых процессоров устройства, выход управлени  сдигами блока управлени  подключен к входу управлени  сдвигом регистра сдвига, входы поразр дного сброса которого соединены с выходами элементов И первой группы и первыми входами элементов И восьмой группы, вторые входы которых подключены к пр мым входам элементов И дев той группы, первым входам элементов И дес той группы, группе входов дешифратора узлов и первым входам элементов И одиннадцатой группы, вторые входы которых объединены и подключены к выходу записи маршрута блока управлени , а третьи входы подключены к выходам элементов И двенадцатой группы, первые входы которых подключены к входам первого элемента И, выходу блока пам ти маршрутов и первым входам элементов И тринадцатой группы, вторые входы которых соединены с выходами группы счетчиков зан тых каналов, а выходы - соединены с входами первого элемента ИЛИ, выход которого соединен с входом отсутстви  свободного маршрута блока управлени  и через элемент НЕ - с вторыми входами элементов И двенадцатой группы и с входом наличи  маршрута блока управлени , вход окончани  просмотра маршрутов которого соединен с выходом первого элемента ИЛИ, выходы элементов И восьмой группы подключены к входам регистров числа процессоров, выход приема блока управлени  соединен с первыми входами элементов И четырнадцатой и п тнадцатой групп, выходы которых соединены с. информационным входом регистра номера задани  и информационным входом регистра номера запрашиваемого узла соответственно , выходы регистра номера задани  регистров маршрута, регистра номера запрашиваемого узла, регистров числа соединены с вторыми процессоров входами элементов И с второй по седьмую группы выходы которых  вл ютс  группой выходов заголовка задани  устройства , группа входов готовности каналов св зи устройства соединена с информационными входами группы счетчиков зан тых каналов, управл юш.ие входы которых подключены к выходам элементов ИЛИ первой группы, входы которых подключены к выходам элементов И восьмой группы, выход регистра номера запрашиваемого узла соединен с информационным входом блока пам ти узлов и информационным входом блока пам ти маршрутов, первый адресный вход которого подключен к выходу первого счетчика адреса, вход устанрвки которого соединен с выходом сброса маршрутов блока управлени , выход просмотра маршрутов которого соединен с информационным входом первого счетчика адреса и вторым адресным входом блока пам ти маршрутов, вход записи чтени  которого соединен с выходом блока пам ти узлов и входом дешифратора узлов, первый адресный вход блока пам ти узлов соединен с выходом второго счетчика адреса, информационный вход которого соединен с вторым адресным входом блока пам ти узлов и выходом просмотра узлов блока управлени , вход сброса второго счетчика адреса соединен с выходом элемента ИЛИ-НЕ, вторые входы элементов И дес той группы объединены и подключены к выходу разрешени  распределени  блока управлени , вход наличи  свободных процессоров которого соединен с третьими входами элементов И дес тои группы и инверсными входами элементов И п тнадцатой группы, выходы которых соединены с входами второго элемента ИЛИ, выход которого соединен с входом отсутстви  процессоров блока управлени , выход данных блока управлени  соединен с выходом данных группы выходов заголовка задани  устройства, вторые входы элементов И четырнадцатой группы  вл ютс  группой входов номера задани  устройства, информационные входы регистров готовности  вл ютс  группой входов готовых процессоров устройства, выходы элементов И восьмой группы соединены с входами сброса регистров готовности, выходы счетчиков зан тых каналов соединены с вторыми входами элементов И одиннадцатой группы, выход отказа блока управлени   вл етс  выходом отказа устройства, причем блок управлени  содержит схему сравнени , триггер пуска, генератор импульсов, триггер узлов, триггер маршрутов, триггер распределени , группу элементов И, шесть элементов ИЛИ, элементов НЕ, семь элементов И, выход первого элемента ИЛИ соединен с выходом сброса маршрутов блока, выход записи маршрута которого соединен с первым входом первого элемента ИЛИ, входом установки триггера распределени  и выходом первого элемента И, первый вход которого соединен с входом наличи  маршрута блока, вход окончани  просмотра маршрутов которого соединен с вторым входом первого элемента ИЛИ, первым входом второго элемента ИЛИ, инверсным входом второго элемента И и первым входом третьего элемента ИЛИ, второй вход которого соединен с первым входом четвертого элемента ИЛИ, входом отсутстви  процессоров блока и через элемент НЕ - с вторым входом первого элемента И и первым пр мым входом второго элемента И, второй пр мой вход которого соединен с входом отсутстви  свободного маршрута блока, выход разрешени  распределени  которого соединен с вторым входом второго элемента ИЛИ, третий вход которого соединен с третьим входом первого элемента ИЛИ, вторым входом четвертого элемента И, первым входом п того элемента ИЛИ, первым входом шестого элемента ИЛИ, первыми объединенными входами элементов И группы и входом конца распределени  блока, выход просмотра узлов которого соединен с выходом третьего элемента И, первый вход которого соединен с выходом четвертого элемента И, первым входом п того элемента И и первым входом шестого элемента И, выход которого соединен с выходом сдвига блока, а второй вход соединен с выходом триггера распределени , вход сброса которого соединен с выходом четвертого элемента ИЛИ, четвертый вход первого элемента ИЛИ соединен с вторым входом п того элемента ИЛИ, выход которого соединен с входом сброса триггера узлов, выход которого соединен с вторым входом третьего элемента И, а вход установки - с выходом третьего элемента ИЛИ, третий вход которого соединен с пр мым выхоДом схемы сранени  и входом установки триггера пуска, выход которого соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом генератора импульсов, вход сброса триггера пуска соединен с выходом шестого элемента ИЛИ, второй вход которого соединен с инверсным выходом схемы сравнени  и входом отказа блока, первый и второй входы схемы сравнени  соединены с входом числа необходимых процессоров и входом наличи  свободных процессоров блока соответственно, выходы элементов И группы подключены к выходу данных блока, просмотра маршрутов которого соединен с выходом п того элемента И, второй вход которого соединен с выходом триггера маршрутов, входы сброса установки которого соединены с выходом второго элемента ИЛИ и второго элемента И соответственно , введены группа регистров наличи  данных , регистр необходимых данных, шестнадцата  и семнадцата  группы элементов И, причем информационный вход регистра необходимых данных  вл етс  входом требуемых данных устройства, а выход соединен с первыми входами элементов И шестнадцатой группы и входом требуемых данных блока управлени , вход наличи  данных которого соединен с выходами элементов И шестнадцатой группы, вторые входы которых соединены с выходами регистров наличи  данных группы, информационные входы которых  вл ютс  группой входов наличи  данных устройства, выходы регистров готовности соединены с первыми входами элементов И семнадцатой группы, вторые входы которых соединены с выходом выбора узла блока управлени , вход наличи  свободных процессоров которого соединен с выходами элементов И семнадцатой группы, а блок управлени  дополнительно содержит группу узлов анализа, выходы которых объединены и  вл ютс  выходом выбора узла блока, вход требуемых данных и вход наличи  данных которого  вл ютс  первым и вторым входами узлов анализа группы соответственно, а каждый блок анализа содержит группу сумматоров по модулю два, группу элементов НЕ и элемент И, выход которого  вл етс  выходом блока анализа, выходы сумматоров по модулю два группы через элементы НЕ группы подключены к входам элемента И, первые и вторые входы сумматоров по модулю два  вл ютс  первым и вторым входами блока анализа соответственно.

На фиг. 1 представлена структурна , схема устройства; на фиг. 2 - структурна  схема блока управлени ; на фиг. 3 - функциональна  схема регистра сдвига; на фиг. 4 - временные диаграммы, по сн юшие работу блока управлени .

Предлагаемое устройство содержит (фиг. 1 и 2) блок 1 управлени , регистры 2 готовности, элемент ИЛИ-НЕ 3, регистр 4 сдвига, группу элементов И 5, группу элементов ИЛИ 6, группы элементов И 7-9, элемент ИЛИ 10, счетчик 11 адреса, блок

12 пам ти узлов, дешифратор 13 узлов, счетчик 14 адреса, блок 15 пам ти маршрутов , группу элементов И 16, счетчик 17 зан тых каналов, элемент И 18, элемент ИЛИ 19, группу элементов И 20, элемент НЕ 21, группы элементов И 22-24, регистр 25 номера задани , регистр 26 номера запрашиваемого .узла, регистры . 27 числа процессоров, регистры 28 маршрутов, шесть групп элементов И 29, группу элементов ИЛИ 30, первый вход 31 узла анализа, схему 32 сравнени , группу элементов И 33, элемент ИЛИ 34, триггер 35 пуска, элемент И 36, генератор 37 импульсов, элементы ИЛИ 38 и 39, триггер 40 узлов, элемент И 41, второй 42 вход узла анализа, элемент И 43, триггер 44 маршрутов, элемент И 45, элементы ИЛИ 46 и 47, выход 48 блока анализа, элемент И 49, триггер 50 распределени , элемент И 51, элемент ИЛИ 52, элемент НЕ 53, входы 54 кода числа необходимых процессоров, входы 55 готовых процессоров, входы 56 готовности каналов св зи, выходы 57 заголовка задани , входы 58 номера запрашивающего узлы, входы 59 номера задани , группа регистров 60 наличи  данных, регистр 61 требуемых данных , группа элементов И 62; группа сумматоров 63 по модулю два, группа 64 элементов НЕ, элемент И 65, группа узлов 66 анализа, входы 67 наличи  данных, группа элементов И 68, дев тый выход 69 блока 1 управлени , первый выход 70 отказа, первый вход 71, второй выход 72, второй вход 73, третий выход 74, четвертый выход 75, п тый выход 76, третий вход 77, шестой выход 78, седьмой выход 79, четвертый вход 80, п тый вход 81, шестой вход 82, восьмой выход 83, седьмой вход 84, восьмой вход 85, дев тый вход 86, дес тый выход 87, вход 88 требуемых данных.

На фиг. 3 изображены блок 1 управлени , элемент ИЛИ-НЕ 3, регистр 4 сдвига , группа элементов И 5, группа элементов ИЛИ 6, вход 54 кода числа необходимых процессоров, второй выход 72, второй вход 73 и третий выход 74 блока 1 управлени . Регистр 4 сдвига содержит (фиг. 3) группу элементов И 89, группу триггеров 90.

Предлагаемое устройство работает следующим образом.

Известно, что распределенные вычислительные системы (РВС) могут содержать п (п 1) узлов обработки данных, соединенных между собой Z лини ми св зи. Каждый j-й (j-TTn) узел включает в свой состав mj программно совместимых процессоров , позвол ющих независимо друг от друга выполн ть задани  по обработке данных, а Р-  (E-1,Z) лини  св зи состоит из Ре () каналов св зи.

В таких РВС задани  на обработку данных выдаютс  пользовател ми, размещенными на узлах обработки. Задани  пользователей , располагаемых на i-м узле, могут быть выполнены на j-м узле, если на этом узле имеетс  необходимое количество свободных процессоров и есть необходимые данные дл  выполнени  заданий, или же на группе узлов обработки, если суммарное количество свободных процессоров на этой группе узлов больше либо равно количеству необходимых дл  выполнени  заданий процессоров и на каждом узле имеютс  необходимые данные. Кроме того, должны быть свободные каналы св зи, обеспечивающие передачу заданий на выбранные узлы. В первую очередь дл  выполнени  задани  назначаютс  процессоры тех узлов, передача задани  к которым потребует меньшего количества линий св зи и промежуточных узлов коммутации. В исходном состо нии в J-M (j-l,n) регистре 2 готовности хран тс  данные о готовности к работе процессоров

0 j-ro узла обработки. В регистрах 60 хранитс  информаци  о наличии данных того или иного типа на каждом узле обработки, причем если на узле есть данные нескольких типов, то в соответствующие разр ды регистра данных записаны единицы, в противном случае нули, В t-м (I-1,Z) счетчике 17 записан код количества зан тых каналов Z-й линии св зи.

Триггеры счетчиков 1I и 14 адресов и триггеры 35, 40, 44 и 50 наход тс  в нулевом

0 состо нии.. В блоке 12 пам ти узлов хран тс  массивы г-разр дных чисел (r-loggn). Любой массив содержит п  чеек, в каждой из которых записан код номера узла, на котором возможна обработка задани . Коды номеров узлов внутри i-ro массива могут быть упор дочены, например, по удаленности от i-ro узла обработки.

Дл  обращени  к блоку 12 пам ти узлов используетс  адрес, включающий поле

базы, котора  задает номер i-ro массива и поле адреса, задаюшего номер числа в массиве . В блоке 15 пам ти маршрутов хранитс  п массивов Z-разр дных чисел. Каждый ij-й массив содержит Yj чисел, соответствующих количеству маршрутов из ч-го в j -и узел. MapujpyTbi могут быть упор дочены в каждом J-M массиве, например, в пор дке возрастани  их длины. Каждый ij-й массив заканчиваетс   чейкой, содержащей единицы во всех разр дах дл  отделе0 ни  одного массива от другого.

Дл  обращени  к блоку 15 пам ти маршрутов используетс  адрес, включающий поле базы и поле смещени , задающие номер ij-ro массива, а также поле адреса, задающего номер числа в массиве.

Устройство обеспечивает фор.мирование заголовка задани , включающего номер задани , номер запрашивающего узла, от которого поступает задание, количество процессоров , необходимых дл  обработки задани  на каждом узле, тип требуемых данных и маршрут передачи задани  к этим узлам.

В работе устройства можно выделить три этапа.

На первом этапе осуществл етс  проверка возможности выполнени  задани  и РВС и прием задани  на обслуживание. По входу 54 код числа процессоров, необходимых дл  выполнени  задани , поступает на первую группу входов схемы 32 сравнени . Одновременно на регистр 61 требуемых данных по входу 88 записываетс  код, причем единица К-го разр да свидетельствует о том, что дл  выполнени  задани  требуютс  данные К-го типа. Таким образом, на группы элементов И 62 поступают коды с выхода регистра 61 и коды с выхода регистров 60 наличи  данных. В случае, если в одноименных разр дах регистров 61 и 60 записаны единицы, то это свидетельствует о наличии на данном узле обработки данных нужного типа. На выходе соответствующих элементов И 62 по вл ютс  единичные сигналы, которые через дев тый вход 86 блока 1 управлени  поступают на первые входы сумматоров 63 по модулю два. Одновременно на вторые входы сумматоров 63 по модулю два поступает код требуемых данных с единичных выходов регистра 61 требуемых данных. Таким образом, на входах элемента И 65 имеютс  единичные сигналы только в том случае, если все единичные разр ды регистра 61 требуемых данных совпадают с единичными сигналами на выходе регистров 60. На выходе элемента И 65 по вл етс  единичный сигнал, разрешающий прохождение кода с соответствующего регистра 2 готовности через группы элементов И 68 на вторую группу входов схемы 32 сравнени  только в случае, если на узле обработки есть данные, необходимые дл  выполнени  поступившего задани .

Если суммарное число свободных процессоров на узлах обработки с учетом имеющихс  на узлах необходимых данных больше либо равно числу процессоров, необходимых дл  выполнени  задани , то на первом выходе «Больше или равно схемы 32 сравнени  по вл етс  единичный сигнал, который устанавливает триггер 35 пуска в единичное состо ние, разреша  тем самым прохождение тактовых импульсов генератора 37 через элемент И 36. Одновременно единичный сигнал с первого выхода схемы 32 сравнени  поступает на первый вход элемента И 38 и на вторые входы групп элементов И 23 и 24 и на третий вход разрешени  записи входного кода регистра 4. Благодар  этому в регистр 4 записываетс  код числа необходимых дл  выполнени  задани  процессоров, а в регистры 25 и 26 записываетс  номер задани  и номер запрашивающего узла соответственно.

Если число свободных процессоров меньше требуемого, то по вл етс  единичный

сигнал с второго выхода «Меньше схемы 32 сравнени  и через элемент ИЛИ 42 в качестве сигнала «Отказ по выходу 70 поступает на выход устройства. На этом первый этап работы предлагаемого устройства заканчиваетс .

На втором этапе производитс  определение номеров узлов, на которых возможна обработка маршрутов передачи данных на эти узлы, а также выделение процессоров на выбранных узлах дл  выполнени  задани .

Этап выполн етс  за несколько шагов. Каждый шаг в общем случае включает три типа итерадий. В начале каждого шага выполн етс  итераци  первого типа, обеспечивающа  поиск ближайшего к i-му запрашивающему узлу j-ro узла обработки, на котором имеютс  в рассматриваемый момент времени свободные процессоры. Выполнение итерации начинаетс  с установки в единичное состо ние триггера 40 узлов и обращени  к блоку 12 пам ти по адресу, образованному кодом номера запращивающего узла и содержимым счетчика 11 адреса. С по влением импульса на выходе элемента И 41 из блока 12 пам ти узлов считываетс 

0 номер j узлаи на j-м выходе дешифратора 13 по вл етс  сигнал. Этот сигнал разрешает выдачу содержимого j-ro регистра 2 готовности через группу элементов И 9. Если с выходов И 68 поступают нулевые сигналы, сообщающие о том, что в j-м

5 узле все процессоры зан ты, или о том, что там нет необходимых дл  выполнени  задани  данных, то на выходе j-ro элемента И 9 по вл етс  единичный сигнал, поступающий через элементы ИЛИ 10 и 38 на единичный

0 вход триггера 40 узлов, разреша  прохождение импульсов на счетный вход счетчика

11и запускающий вход блока 12 пам ти узлов . При этом адрес обращени  к блоку

12пам ти узлов увеличиваетс  на единицу по сравнению с предыдущим циклом считывани , что обеспечивает выборку очередного узла.

Описанна  итераци  первого типа повтор етс  до тех пор, пока не найден узел,

на котором возможно выполнение данного задани . В этом случае по вл етс  нулевой сигнал на выходе i -го элемента И 9, а на выходе элемента НЕ 53 по вл етс  единичный сигнал. Этот сигнал через элемент И 43 устанавливает в единичное состо ние триггер 44 маршрутов. Сигнал с единичного выхода триггера 44 через элемент ИЛИ 39 устанавливает в нулевое состо ние триггер 40 узлов, что запрещает прохождение

импульсов на запускающий вход блока 12 пам ти узлов. Этим обеспечиваетс  запоминание номера узла, на котором возможно выполнение задани  или его части. На этом итераци  первого типа заканчиваетс .

Итераци  второго типа выполн етс  после итерации первого типа и осуществл ет выбор кратчайщего марщрута из1-го узла в j-й с учетом свободных каналов св зи. Выполнение итерации начинаетс  с обращени  к блоку 15 пам ти маршрутов по адресу , образованному кодом номера запращивающего узла, кодом номера узла обработки 1 содержимым счетчика 14 адреса. С по влением сигнала на выходе элемента И 45 из блока 15 пам ти маршрутов считываетс  по сформированному адресу код марщрута из i-ro узла в j-й. Этот код поступает на первые входы группы элементов И 16, на вторые 1зходы которых поступают сигналы готовности линий св зи с выходов счетчиков 17. Предполагаетс , что разр ды счетчика 17 наход тс  в единичном состо нии, если в соответствующей линии св зи зан ты все каналы.

Если хот  бы одна лини  св зи в выбранном марщруге зан та, то на выходе соответствующего элемента И 16 по вл етс  сигнал, запрещающий выдачу кода марщрута из блока 15 пам ти марщрутов в J- регистр 28.

С приходом очередного импульса с выхода элемента И 45 осуществл етс  формирование последовательности номеров маршрутов с помощью счетчика 14 адресов, пуск блока 15 пам ти марщрутов дл  считывани  кода марщрута и проверка наличи  свободных каналов св зи, используемых в данном марщруте.

Описанный процесс поиска свободных маршрутов повтор етс  до тех пор, пока не обнаружен свободный марщрут, либо не считаны все марщруты из ij-ro массива данных блока пам ти марщрутов. В последнем случае при очередном запуске блока 15 пам ти маршрутов считан код, содержащий единицы во всех разр дах. В этом случае прерываетс  выполнение итерации второго типа и производитс  переключение на выполнение итерации первого типа. Дл  этого с выхода элемента И 18 сигнал поступает на единичный вход триггера 40 узлов, нулевой вход триггера 44 марщрутов и на первый вход элемента ИЛИ 47. На выходе элемента ИЛИ 47 по вл етс  единичный сигнал, устанавливающий в нулевое состо ние счетчик 14 адреса.

Если при выполнении итерации второго типа из блока 15 пам ти марщрутов считан код марщрута, дл  которого имеютс  свободные каналы св зи, то на выходе элемента НЕ 21 по вл етс  сигнал, разрешающий

выдачу кода маршрута через группу элементов И 20 на входы j-й группы элементов И 22, Запись кода марщрута в j-й регистр 28 марщрута осуществл етс  при наличии сигналов на j-м выходе дещифратора 13, и на выходе элемента И 49, поступающих на входы j-й группы элементов И 22. Сигнал с выхода элемента И 49 поступает на единичный вход триггера 50 распределени  и через элемент ИЛИ 48 на обнуление счетчика 14 адреса. На этом итераци  второго типа заканчиваетс .

Итераци  третьего типа осуществл ет назначение частей задани  на свободные процессоры выбранного узла обработки.

С этой целью производитс  выдача содержимого j-ro регистра 2 готовности по сигналу с единичного выхода триггера 50 распределени  на первые входы группы.элементов И 7. При этом на выходах некоторых

элементов И 5 по вл етс  единичный сигнал Очевидно, что номера этих элементов определ ютс  совпадением одноименных единичных разр дов в J-M регистре 2 готовности и регистре 4 сдвига. С выходов элементов И 5 сигналы поступают на сброс соответствующих триггеров регистра 4 сдвига и j-ro регистра 2 готовности через соответствующие элементы И 8 j-й группы. Одновременно с этим сигналы с соответствующих выходов элементов И 8 j-й группы поступают

на установку в единичное состо ние триггеров i-ro регистра 27 числа процессоров на J-M узле обработки, назначенных на выполнение части задани . Если при этом в регистре 4 сдвига остались триггеры в единичном состо нии, о чем сообщает сигнал на

выходе элемента ИЛИ-НЕ 3, то с выхода элемента И 51 в регистр 4 сдвига подаютс  импульсы сдвига до тех пор, пока j-й регистр 2 готовности полностью не обнулен. Если все триггеры j-ro регистра 2 готовности установлены в нулевое состо ние, то на выходе j-ro элемента И 9 по вл етс  единичный сигнал, который через элементы ИЛИ 10 и 52 установит триггер распределени  50 в нулевое, а через элемент ИЛИ 38 триггер 40 узлов в единичное состо ние. На этом

итераци  третьего типа заканчиваетс .

Если при этом не все разр ды регистра 4 сдвига- обнулены, то устройство повтор ет итерацию первого типа поиска свободных узлов рве, выдава  разрешающий сигнал через элемент И 41 на прохождение, импульсов на счетный вход счетчика 11 адреса и запуск блока 12 пам ти узлов.

При установке в нулевое состо ние всех разр дов регистра 4 сдвига на очередном шаге выполнени  итерации третьего типа

элемент ИЛИ-НЕ 3 выдает сигнал, который через элементы ИЛИ 34, 39, 46 и 52 сбрасывает триггеры 35, 40, 44 и 50 в нулевое состо ние. Это означает, что задание распределено среди процессоров на выбранных узлах обработки. На этом заканчиваетс  выполнение итерации третьего типа и выполнение второго этапа. На третьем этапе производитс  выдача сформированного заголовка задани  на выходы 57 устройства. Сигнал с выхода элемента ИЛИ-НЕ 3 поступает на вход всех групп элементов И 29 и разрешает выдачу заголовка задани  из регистров 25- 28 и 79 на выходы 57. При выдаче заголовка задани  по вл етс  сигнал на выходе -го (M,Z) элемента ИЛИ 30, если имеетс  единицы, в i-M разр де одного из регистров 28 маршрута. Этот сигнал поступает на вход Р-го счетчика 17 и увеличивает его содержимое на единицу, что обеспечивает учет зан тости канала в -й линии св зи. Работу устройства можно по снить с помощью временных диаграмм (фиг. 4). В исходном состо нии все триггеры и счетчики устройства установлены в нулевое состо ние. На выходе элемента ИЛИ 10 - единичный сигнал, на выходе элемента ИЛИ-НЕ 3 также единичный сигнал. Работа устройства начинаетс  с момента времени Т1, когда на вход 54 и на регистр 61 требуемых данных поступают соответствующие коды (фиг. 4а). После сравнени  числа требуемых и имеющихс  в РВС свободных процессоров с учетом требуемых данных, на выходе «Больше либо равно схемы 32 сравнени  по вл етс  единичный сигнал, говор щий о том, что число свободных процессоров в системе не меньше числа требуемых (фиг. 46). По этому сигналу осуществл етс  прием кода числа требуемых процессоров на регистр 4 сдвига и установка триггеров 35 и 40 в единичное состо ние (фиг. 4в и г соответственно). Таким образом. в момент времени Т2 заканчиваетс  первый этап работы устройства и начинаетс  второй этап с итерации первого типа. Выполнение итерации первого типа начинаетс  с установки в единичное состо ние триггера 40 узлов (фиг. 4д) и обращени  к блоку 12 пам ти по адресу, образованному кодом номера запрашивающего узла и содержимым счетчика 11 адреса. С по влением импульса на выходе элемента И 41 (фиг.,, 4 ж) из блока 12 пам ти узлов считываетс  код номера узла (кандидата на выполнение задани ) и на соответствую1цем выходе дешифратора 13 по вл етс  сигнал, который разрешает выдачу содержимого выбранного регистра 2 готовности через группу элементов И 9. Если на выбраиузле нет свободных процессоров или необходимых данных, то на выходе элемента ИЛИ 10 сохран етс  единичный сигнал (фиг. 4з), удерживающий триггер 40 узлов в единичном состо нии, благодар  чему через элемент И 41 (фиг. 4ж) на счетный вход счетчика 11 и запускающий вход блока 12 пам ти узлов поступают тактовые импульсы генератора 37. При этом последовательно считываютс  коды номеров узлов из блока 12 пам ти узлов до тех пор, пока не найден узел, на котором возможна обработка задани . В этом случае на выходе элемента ИЛИ 10 по вл етс  нулевой сигнал , который через элемент НЕ 53 устанавливает триггер 44 маршрутов в единичное состо ние (фиг. 4 и), который в свою очередь устанавливает триггер 40 узлов в нулевое состо ние (фиг. 4п), который запреш,ает прохождение тактовых импульсов на счетчик 11 адреса. Этим обеспечиваетс  запоминание номера узла, на котором возможно выполнение задани . Таким образом, в момент времени ТЗ заканчиваетс  итераци  первого типа. Итераци  второго типа начинаетс  с обращени  к блоку 15 пам ти маршрутов по адресу, образованному кодом номера запрашивающего узла, кодом номера узла обработки и содержимым счетчика 14 адреса . С по влением сигнала на выходе элемента И 45 (фиг. 4к) из блока 15 пам ти маршрутов считываетс  код маршрута: Этот код анализируетс  с помощью элементов И 16. Считывание кодов маршрутов под воздействием тактовых импульсов продолжаетс  до тех пор, пока не найден свободный маршрут. В этом случае на выходе элемента НЕ 21 (фиг. 4л) по вл етс  сигнал , который, проход  через элемент И 49, устанавливает триггер 50 распределени  в единичное состо ние (фиг. 4м) Тем самым разрешаетс  прохождение тактовых импульсов через элемент И 51 (фиг. 4н). Таким образом, в момент времени Т4 заканчиваетс  выполнение итерации второго типа. Итераци  третьего типа осуществл ет назначение задани  на свободные процессоры выбранного узла обработки. Дл  этого тактовые импульсы с выхода элемента И 51 поступают на вход сдвига кода регистра 4 сдвига до тех пор, пока все его триггеры ие установлены в нулевое состо ние. Установка триггеров регистра 4 сдвига в нулевое состо ние происходит при совпадении одноименных разр дов установленных в единичное состо ние, регистра 2 готовности процессоров и регистра 4 сдвига. Одновременно с этим происходит запись единиц в соответствующие разр ды регистра 27, что обеспечивает формирование части заголовка задани . Если окажетс , что после поступлени  очередного тактового импульса с выхода элемента И 51 все триггеры регистра 4 сдвига установлены в ноль, то на выходе элемента ИЛИ-НЕ 3 по вл етс  единичный сигнал, который устанавливает все триггеры в нулевое состо ние (фиг. 4о). В противном случае может осуществл тьс  переключение на итерацию первого типа (данный случай на диаграмме не отражен).

Таким образом, в момент времени Т5 закончитс  итераци  третьего типа и второй этап работы устройства.

На третьем этапе работы устройства производитс  выдача сформированного заголовка на выход 57 и учет зан тости каналов в лини х св зи, дл  чего при наличии единиц в соответствующих разр дах кода марщрута сигналы с выхода элементов И 29 через элементы ИЛИ 30 поступают на входы счетчиков 17, добавл   тем самым единицу в соответствующий счетчик (фиг. 4п). На этом заканчиваетс  третий этап работы устройства и его работа в целом по распределению задани  дл  случа , когда все задание назначено на один узел обработки.

5457

Таким образом, устройство обеспечивает управление распределением заданий территориально разнесенным группам процессоров , заключающеес  в выделении необходимого числа процессоров в узлах обработки распределенной вычислительной системы, которые  вл ютс  ближайшими к запрашивающему узлу, с учетом наличи  на узлах обработки данных, необходимых дл  выйолнени  задани , и выделени  каналов св зи дл  передачи частей задани  по кратчайшему маршруту, благодар  этону расшир ютс  функциональные возможности известного устройства.

Использование предлагаемого устройства в РВС позволит повысить пропускную способность системы за счет сокращени  времени реакции РВС, измер емого с момента поступлени  запроса на выполнение задани  до приема задани  узлом обработки к выполнению.

lU

D

a

77 TfT

A L

/

(i

6

u

Ж

ПТ