SU1647922A1

SU1647922A1 - Многоканальный временной коммутатор

Info

Publication number: SU1647922A1
Application number: SU884616017A
Authority: SU
Inventors: Николай Владимирович Дерябин; Виктор Сергеевич Куртов; Ольга Георгиевна Гусева
Original assignee: Предприятие П/Я Р-6886
Priority date: 1988-12-05
Filing date: 1988-12-05
Publication date: 1991-05-07

Abstract

Изобретение относитс к св зи и может быть, использовано в автоматизированных комплексах обработки данных дл подключени входных информационных каналов к аппаратуре обработки. Целью изобретени вл етс повышение емкости коммутатора при сохранении быстродействи . Устройство содержит блок 1 уплотнени , регистр 2 задержки информации, блок 3 расширени , дешифратор 4 адреса входа, дешифратор 5 адреса выхода, блок 6 пам ти, мультиплексор 7 адреса, регистр 8 адреса, блок 9 определени адреса ввода, блок 10 управлени , счетчик 11 адреса, блок 12 пам ти адресов, дешифратор 13 конца цикла, элемент И 14, первый 15, второй 16, третий 17, четвертый 18 и п тый 19 входы устройства, первый 20, второй 21. третий 22, четвертый 23 и п тый 24 выходы устройства, N групп информационных входов 25, М групп информационных выходов 26. При взаимодействии абонентов с коммутатором по асинхронному принципу увеличиваетс возможна емкость коммутатора , обусловленна временем переключени коммутационных элементов, 2 ил.

Description

Фиг.

Изобретение относитс к многоканальной св зи и может быть использовано в автоматизированных комплексах обработки данных дл подключени входных информационных каналов к аппаратура обработки,

Цель изобретени - повышение емкости коммутатора при сохранении быстро- деистви .

На фиг.1 приведена структурна схема многоканального временного коммутатора; на фиг.2 - схема блока управлени .

Устройство (фиг,1) содержит блок 1 уплотнени , регистр 2 задержки информации, блок 3 расширений импульсов, дешифратор 4 адреса входа, дешифратор 5 адреса выхода , блок 6 пам ти, мультиплексор 7 адреса, регистр 8 адреса, блок 9 определени адреса ввода, блок 10 управпени , счетчик 11 адреса, блок 12 пам ти адресов, дешифратор 13 конца цикла коммутации, олемент И 14, первый 15, второй 16, грегий 17, четвертый 18 и п тый 19 входы устройства, первый 20, второй 21, третий 22, четвертый 23 и питый 24 выходы устройства. N групп информационных входов 25 и М групп информационных выходов 26 устройства.

Блок 1 уплотнени (фиг.1 содержит N гкервьх рулп элементов И 27, К элементов ИЛИ В. Блок 3 расширени (фиг.1) содержит М вторых групп элементов И 29.

Блок 9 определени адреса ввода содержит первый триггер 30, первый инвертор 31 и первый элемент 32 совпадени .

Блок 10 управлени (фиг,2) содержит дешифратор 33, первый элемент ИЛИ 34, второй элемент ИЛИ 35, второй 36, третий 37 и четвертый 38 инверторы, второй 39, третий 40 и четвертый 41 элементы совпадени и второй триггер 42.

Устройство работает следующим обра зом.

Процессы, происход щие а коммутато- ре при его Функционировании, имеют циклический характер, что св зано с образованием внутреннего уплотненного во времени информационного тракта между блоками 1 и 3 уплотнени и расширени . При этом весь цикл работы этого тракта разбиваетс на временные интервалы по числу входов коммутатора, которые могут быть одновременно обслужены. В течение каждого временного интервала протекают два совмещенных во времени процесса: подготовка информационного слоза по запросу коммутатора одним из внешних по отношению к нему источников информации, выдача информационного слова источникам на соответствующий информационный вход 25 коммутатора и запись его в регистр

2 задержки информации; выдача из регистра 2 задержки информации информационного слова, прин того в предыдущем временном интервале на соответствующий

информационный выход 26.

Каждый време ной интервал цикла при поступлении за вки на коммутацию закрепл етс за определенными информационными входами 25 и выходами 26 коммутатора.

0 Каждому временному интервалу соответствует чейка в блоке 6 пам ти, в которой хранитс управл ющее слово. Причем адрес информационного входа 25 и соответствую- щего внешнего источника информации оп5 редел етс двоичным кодом на первом групповом выходе блока 6 пам ти, а адрес информационного выхода и соответствующего внешнего приемника информации присутствует на втором его выходе.

0 Каждое управл ющее слово имеет дополнительный разр д метки (третий выход блока 6). Логической единицей в разр де метки помечаютс содержимое тех адресов из общего массива адресов блока 6 пам ти,

5 которые хран т управл ющие слова, соответствующие существующим в каждый момент времени трактам проключени информации, создаваемым в коммутаторе. Логический нуль в разр де метки означает,

0 что соответствующий временной интервал (тракт проключени ) в данный момент времени свободен.

Процесс перепрограммировани блока 6, осуществл емый внешним по отношению

5 к коммутатору управл ющим устройством и заключающийс в записи в блок 6 пам ти нового управл ющего слова на свободное место, занимает два временных интервала. Причем в течение одного цикла допускаетс

0 перепрограммирование только одной чейки блока 6 пам ти, Цель - ограничение возможного существенного увеличени времени цикла, которое может иметь место при поступлении серии за вок, на коммута5 цию и которое может повлечь пропадание отдельных информационных слов на стыке источника информации и коммутатора. Наличие меток (Лог.1) во всех адресах блока 6 пам ти свидетельствует о полной загрузке

0 коммутатора и временного отсутстви возможности дл создани дополнительных трактов проключени . Дл стирани содержимого чейки блока 6, необходимость в которой возникает при раскоммутации, вы5 дел ютс два специальных временных интервала в конце каждого цикла.

Причем в одном цикле может быть стерто одно управл ющее слово, адрес которого хранитс в блоке 12 пам ти адресов, куда он записываетс в момент коммутации.

Рассмотрим работу коммутатора в динамике в трех различных режимах.

1.Режим проключени информации. Код с третьего выхода блока б пам ти поступает на дешифратор 4 адреса входа, сигнал с соответствующего выхода которого открывает соответствующую группу элементов И 27 блока 1 уплотнени . Кроме того, указанный код поступает через второй выход 21 на источники информации и осуществл ет выбор одного из них.

Одновременно с этим код выхода регистра 8 адреса через дешифратор 5 адреса выхода открывает одну из вторых групп элементов И 29 блока 3 расширени и информационное слово с выхода регистра 2 задержки информации поступает на соответствующий информационный выход 26. Кроме того, код выхода регистра 8 поступает на третий выход 22 устройства и осуществл ет выбор приемника, который должен прин ть информационное слово. Когда данное состо ние приобретает установившеес значение, блок 10 управлени из тактовой частоты (третий вход 17) формирует сигнал запроса, который поступает на первый выход 20 и инициирует в источнике процесс подготовки очередного информационного слова, а также фиксирует информационное слово в приемнике.

После паузы, достаточной дл выполнени указанных действий, блок 10 управлени формирует сигнал на первом выходе, который производит запись информационного слова в регистр 2 задержки информации , запись в регистр 8 кода с первого выхода блока б пам ти, а также перевод счетчика 11 адреса в следующее состо ние, соответствующее следующему временному интервалу.

Происходит считывание из блока 6 пам ти соответствующего управл ющего слова по адресу, которым вл етс код на выходе счетчика 11 адреса, После этого описанные процессы повтор ютс .

2.Режим ввода программы. Режим предназначен дл создани коммутатора тракта проключени информации. Ввод программы осуществл етс в свободные временные интервалы цикла без нарушени непрерывности процесса проключени . При этом сигнал метки на втором выходе блока 6 имеет низкий уровень (Лог.О), который поступает на блок 9, формирует на его выходе сигнал Разрешение ввода программы при условии, что первый триггер 30 находитс в исходном состо нии и имеет на своем выходе Лог. 1. Сигнал Разрешение ввода программы осуществл ет запуск во внешнем управл ющем устройстве процесса ввода программы при наличии в нем за вки на коммутацию. При этом соответственно на п тый 19, четвертый 18 и второй 16 входы поступают код программы - новое управл ющее слово и код режима, который выдел етс дешифратором 33.

Сигнал с выхода дешифратора 33 формирует потенциал Лог.1 на четвертом выходе Метка блока 10, что соответствует

0 режиму записи блока 12, кроме того, блокирует сигналы Запрос (первый выход 20) и первый выход и устанавливает на третьем выходе потенциал, соответствующий режиму записи блока 6. После этого поступает

5 сигнал Запись (первый вход 15) и код программы заноситс в чейку блока 6 пам ти по адресу, которым вл етс код счетчика 11 адреса, который мультиплексор 7 пропускает на адресный вход блока 6.

0 Одновременно сигнал Запись переключает первый триггер 30, который блокирует тракт сигнала Разрешение ввода программы, воздейству на первый элемент 32 совпаден и, кроме того, произво5 дит запись в блок 12 состо ни счетчика 11 адреса по адресу, которым вл етс адрес информационного входа 25, за которым закрепл етс данный временной интервал. После этого снижаетс код режима вво0 да программы со второго входа 16, затем коммутатор продолжает проключение информации со следующего временного интервала . По достижении конца цикла - последнего временного интервала, сраба5 тывает дешифратор 13, сигнал с выхода которого используетс дл возвращени первого триггера 30 в исходное состо ние импульсом со второго выхода блока 10. 3. Режим стирани программы. Режим

0 предназначен дл разрушени тракта проключени , т.е. выполнени процедуры рас- коммутаций. По достижении счетчиком 11 адреса своего предпоследнего состо ни в цикле это состо ние выдел етс дешифра5 тором 13, сигнал с выхода которого Разрешение стирани поступает на п тый управл ющий выход 24 и воспринимаетс внешним устройством управлени как сигнал запуска в нем процесса, обеспечиваю0 щего стирание.

При этом на второй вход 16 поступает код, соответствующий режиму стиоани , который дешифрируетс в блоке 10 и, кроме того, поступа на мультиплексор 7. подклю5 чает к адресным входам блока 6 выход блока 12.

Одновременно на п тый вход 19 поступает код, вл ющийс адресом того информационного входа 25, который требуетс раскоммутировать. Этот код, вл сь адресом блока 12, вызывает считывание адреса чейки в блоке 6, котора отведена дл хранени управл ющего слова, относ щегос к тому тракту проключени . который требуетс раскоммутировать.

Сигнал с выхода дешифратора 33 блокирует сигнал запроса на п том выходе блока 10 и соответственно на первом выходе 20, кроме того он переводит блок 6 в режим записи сигналом Лог. 1й на третьем выходе блока 10. Сигналом Запись, поступающим на первый вход 15, производитс запись в чейку блока 6 кода, который в разр де Метка имеет Лог.О, что означает, что данный адрес блока б, а значит и соответствующий временной интервал свободны.

После этого режим стирани снимаетс , счетчик 11 адреса, завершив цикл, приходит в исходное состо ние, вл ющеес началом следующего цикла.

Claims

Формула изобретени

Многоканальный временной коммутатор , содержащий последовательно соединенные дешифратор адреса входа и блок уплотнени , информационные входы которого вл ютс информационными входами устройства, последовательно соединенные дешифратор адреса выхода и блок расширени импульсов, выходы которого вл ютс информационными выходами устройства, последовательно соединенные блок пам ти и регистр адреса, последовательно соединенные блок управлени и счетчик адреса, отличающийс тем, что, с целью повышени емкости коммутатора при сохранении быстродействи , введены последовательно соединенные дешифратор конца цикла коммутации и элемент И, регистр задержки информации, входы которого соединены с выходами блока уплотнени , последовательно соединенные блок пам ти

адресов и мультиплексор адреса, блок определени адреса ввода, первый и второй входы которого подключены соответственно к второму выходу дешифратора конца цикла

коммутации и второму выходу блока пам ти, второй и третий выходы которого соединены соответственно с первыми входами блока управлени и дешифратора адреса входа, а второй выход блока управлени подключен к второму входу элемента И и третьему входу блока определени адреса ввода, четвертый вход которого объединен с тактовыми входами блока пам ти адресов и блока пам ти и вл етс первым управл ющим

входом устройства, вторым входом которого вл ютс вторые входы блока управлени и мультиплексора адреса, выход которого подключен к первому входу блока пам ти, второй вход которого подключен к третьему

входу блока управлени , первый выход которого подключен к управл ющим входам регистра адреса и регистра задержки информации , выходы которых подключены соответственно к входам дешифратора адреса

выхода и блока расширени импульсов, причем выход счетчика адреса соединен с входом дешифратора конца цикла, третьим входом мультиплексора адреса и вторым входом блока пам ти адресов, третий вход

которого соединен с третьим входом блока пам ти и четвертым выходом блока управлени , третий вход которого вл етс третьим управл ющим входом устройства, четвер- тым-и п тым управл ющими входами которого вл ютс соответственно четвертый вход блока пам ти и объединенные четвертые входы блока пам ти и блока пам ти адресов , а п тый выход блока управлени , третий выход блока пам ти, выходы регистра адреса блока определени адреса ввода и элемента И вл ютс соответственно первым , вторым, третьим, четвертым и п тым управл ющими выходами устройства.

К блокам

К блокам 9,14

Фиг. 2