SU1508228A1

SU1508228A1 - Устройство дл формировани маршрута сообщени в однородной вычислительной системе

Info

Publication number: SU1508228A1
Application number: SU884390961A
Authority: SU
Inventors: Владимир Алексеевич Мельников; Вячеслав Сергеевич Харченко; Павел Иванович Кныш; Сергей Борисович Кальченко
Original assignee: Войсковая Часть 32103
Priority date: 1988-01-14
Filing date: 1988-01-14
Publication date: 1989-09-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении высокопроизводительных матричных и векторных процессоров, в которых в процессе обработки информации происходит движение данных в вычислительной среде, при построении вычислительных систем с динамической архитектурой. Цель изобретени - расширение функциональных возможностей устройства за счет динамического изменени маршрута продвижени сообщени . Это достигаетс тем, что в устройство дополнительно введены блок ассоциативной пам ти, коммутатор опроса и регистр отказов. Введение указанных элементов и порождаемых ими св зей позвол ет осуществл ть динамические изменени маршрутов продвижени сообщени в системе, порождаемые отказами отдельных элементов системы. 5 ил. 1 табл.

Description

Изобретение относитс к вычисли- тельной технике и может быть использовано при построении высокопроизводительных матричных, конвейерных, систолических, векторных и других процессоров, в которых в процессе обработки информации происходит движение данных в вычислительной среде, при построении вычислительных систем с динамической архитектурой.

Цель изобретени - расширение функциональных возможностей устройства за счет динамического изменени мар шрута продвижени сообщени .

Сущность изобретени заключаетс в следующем.

Вычислительна система представл ет собой матрицу однотипных элементов вычислительных модулей, обменивающихс сообщени ми. Вычислительный

модуль может быть выполнен на процессорном (операционном),управл ющем и коммутационном элементах. Коммутационный элемент служит дл св зи с соседними коммутационными элементами , а через них с процессорными или управл ющими элементами. Каждому модулю (элементу) вычислительной системы присваиваетс определенный номер (адрес), идентифицирующий его местоположение в матрице модулей вычислительной системы (номер строки и номер столбца). Передаваемое сообщение состоит из адресной и смысловой (операционной частей). Адресна часть при поступлении сообщени в i-й (i 1,N) модуль систе- мы сравниваетс с его номером и в зависимости от отношени этих номе- , ров осуществл етс выбор дальнейшей

00 Ьд tsd

оо

транзитной передачи в направлении совпадени номеров (адресов) передатчика и приемника. Кроме сообщений , поступающих от соседних модулей системы, от супервизора системы поступают сообщени об отказах отдельных модулей, Эти сообщени занос тс в специальный рег истр отказов . В блоке ассоциативной пам ти на-jQ 24.1-24.К. блок элементов И 25.1-25.К,

тов И, элемент ИЛИ 16, элемент И 17, управл ющий вход 1.8 устройства, информационные входы 19.1-1.9.9 и выходы 20.1-20.9 устройства.

БПС l.i имеет демультиплексор 21, блок регистров 22.1-22.К (где К - глубина очереди), группу элементов ИЛИ 23.1-23.К-1, блок элементов И

24.1-24.К. блок элементов И 25.1-25.К

ходйтс информаци о модул х-дублерах , котора модифицирует адресную часть передаваемого сообщени:ч. Возможность динамического изменени маршрута передачи сообщений при отказе отдельных модулей системы и передачи сообщени модул м-дублерам позвол ет повысить отказоустойчивость системы,, а следовательно, расширить область применени предложенного устройства.

Расширение области применени устройства достигаетс путем динамического изменени маршрута передачи сообщений в случае отказа отдельных модулей системы за счет естественной избыточности (или вводимой), обусловленной, во-первых тем, что часть ресурсов повтор етс в несколь30

35

ких модул х в цел х оптимизации и, во-вторых, тем, что при закреплении программ между модул ми остаетс свободной часть пам ти. Св.ободное пространство пам ти используетс дл хранени дублей, по которым производитс вычислени при отказах основных модулей системь.

На фиг. 1 представлена функциональна схема устройства дл формировани маршрута сообщений в однородной вы- 40

числительной системе-, на фиг. 2 -

функциональна схема i-ro (1 1,9 блока пам ти сообщений (БПС); на фиг. 3 - функциональна схема коммутатора опроса (КОП), на фиг. 4 - функциональна схема блока выбора направлени передачи (БВНП); на фиг.5- функциональна схема блока синхронизации (БС) .

Устройство дл формировани марш- рута сообщений в однородной вычислительной системе содержит первьй - 1 дев тый БПС 1.1-1.9, блок 2 ассо- ц.иативной пам .ти БВНП 3, блок 4 пам ти константы, мультиплексор 5, КОП 6,. р€1гистр 7 отказов, буферной регистр 8, ЕС 9, счетчик JО, дешифратор М , демультиплексорь 12 и 13, триггер 14 запуска, блок 15 элемен 45

50

55

5

0

5

0

5

0

5

0

5

блок элементов ИЛИ 26.1-26.К, элемент И 27 и элемент И-НЕ 28.

КОП 6 образуют элемент И 29, блок элементов И 30.1-30.9, блок триггеров 31.1-31.9, дешифратор 32, шифратор 33, элемент 34 И и блок 35.1- 35.9 одновибраторов.

БВНП 3 (фиг. 4) содержит две схемы 36 и 37 сравнени и элемент И 38.

Блок 9 синхронизации состоит из генератора 39 тактовых импульсов, счетчика 40, дешифратора 41 и триггера 42.

Первый - -дев тый БПС 1.1-1.9 предназначены дл организации очередей сообщений, поступающих от восьми соседних устройств и собственно про- цессорного элемента.

Блок 2 ассоциативной пам ти формирует код адресной части сообщени : в зависимости от состо ни вычислительной системы (отказов отдельных модулей).

БВНП 3 предназначен дл выбора и модификации направлени передачи поступивших сообщений в зависимости от адреса получател сообщени и кода адреса устройства.

Блок 4 пам ти константы служит дл хранени кода адреса устройства, идентифицирующего его местоположени в матрице аналогичных устройств, осуществл ющих обмен сообщени ми между процессорными элементами вычислительной системы.

Мультиплексор 5 коммутирует входные сообщени .

Регистр 7 отказов предназначен дл хранени кода состо ни вычислительной системы. Буферньй регистр 8 дл хранени кода сообщени на врем анализа и обработки.

Блок 9 синхронизации используетс дл задани последовательности синхронизирующих импульсов.

Коммутатор 6 опроса предназначен дл последовательного формировани кодов номеров блоков пам ти сообщений содержащих информацию.

Счетчик 10 совместно с дешифратором 11 служит дл опроса БПС 1.1-1.9.

Демультиплексор 12 предназначен дл коммутации передаваемого сообщени на один из восьми выходов к соседним аналогичным устройствам.

Демультиплексор 13 коммутирует импульс синхронизации на один из дев ти выходов устройства.

Синхронизаци работы устройства происходит по импульсам, которые фор- . мируютс : на первом - шестом выходах БС 9 и представл ют собой шесть импульсных последовательностей. Такт (цикл) работы состоит из шести фаз. Кажда фаза работы устройства начинаетс тактовым импульсом соответствующей импульсной последовательности .

По первому тактовому импульсу происходит запись кода состо ни БПС 1.1-1.9 в коммутатор 6 опроса.

По второму тактовому импульсу происходит обращение к соответствующему 25 выбора направлени передачи опредеблоку пам ти сообщений путем записи кода состо ни блоков пам ти в счетчик 10.

По третьему тактовому импульсу производитс запись сообщени в буфер ный регистр 8.

По четвертому тактовому импульсу происходит обращение к блоку 4 пам ти констант.

По п тому тактовому импульсу производитс выдача сообщени либо к соседним устройствам, либо к собственному процессорному элементу дл его дальнейшей обработки.

По шестому тактовому импульсу про- 40 Щем модуле системы в зависимости от

изводитс сдвиг информации в блоке пам ти сообщений, из которого было сосчитано сообщение на обработку. Далее цикл работы устройства пов50

тор етс путем обращени к очередно- 45 записан код адреса (код строки и му блоку пам ти сообщений.

Рассмотрим работу устройства дл формировани маршрута сообщени в регул рных однородных структурах.

Передача сообщений в регул рной однородной структуре осуществл етс транзитным способом, например, по восьми возможным направлени м с помощью предлагаемого устройства.Кроме того, в одно из восьми направлений сообщение может выдаватьс от собственного процессора элемента (ПЭ).

Каждому ПЭ системы присваиваетс свой адрес-идентификатор, определ юкод столбца) данного устройства относительно других устройств в регул рной однородной структуре вычислительной системы.

При отсутствии сообщений в БПС на их управл ющих выходах присутствуют нулевые сигналы, которые не измен ют выходное состо ние элемента ИЛИ 16. Нулевой сигнал с выхода элемента ИЛИ 55 16 не измен ет нулевого состо ни триггера 14 запуска.

При поступлении .сообщений от соседних ПЭ однородной структуры на управл ющих выходах соответствчтощих

щий местоположение устройства в системе (номер строки и номер столбца i в матрице процессорных элементов) Передаваемое сообщение состоит из двух частей - адресной и операцион- ной. Адресна часть представл ет код адреса ПЭ, которому предназначена данна операционна часть передаваемого сообщени .

Выбор направлени передачи сооб- щени происходит на основе анализа исполнительного адреса и кода адреса данного устройства. По номерам строк 5 и столбцов определ етс одно из дев ти возможных направлений передачи (восемь направлений - на соседние ПЭ, дев тое - на обработку собственному ПЭ) по следующему правилу. Пусть А и В коды адресов ПЭ-источ- ника сообщени соответственно по вертикали и горизонтали размещени в матрице ПЭ, а С и Д коды адресов ПЭ-приемника сообщени . Процедура

0

л етс таблицей.

В свою очередь, исполнительный адрес ПЭ-источника информации определ етс на основе анализа адресной части сообщени , поступающего с, выхода первого пол буферного регистра 8 на вход блока 2 ассоциативной пам ти, а кода состо ни системы, поступающего с выхода регистра 7 от- 5 казов.

I

Блок 2 ассоциативной пам ти формирует исполнительную часть сообщени при по влении отказа в соответствуюадреса ПЭ приемника информации.

Перед началом работы элементы пам ти устройства наход тс в нулевом состо нии. В блоке 3 пам ти констан50

45 записан код адреса (код строки и

код столбца) данного устройства относительно других устройств в регул рной однородной структуре вычислительной системы.

10

15

20

7 1508228

БПС 1.1-1.9 по вл етс единичный сигнал который через элемент ИЛИ 16 устанавливает триггер 14 запуска в единичное состо ние. Сигнал 1 на пр мом выходе триггера 14 поступает на упраззл ющий вход БС 9, разреша формирование тактовых импvльcoв на его выходах дл синхронизации работы устройства.

Первый тактовый импульс -с выхода блока 9 синхронизации, поступает на правл ющий вход КОП 6. Так как реистр состо ни , построенный на основе триггеров 3J.1-3J.9, находитс в нулевом состо нии, то на выходе элемента И 34 присутствует сигнал 1. Этот сигнал поступает на вход элемента 29 И и разрешает прохождение тактового импульса на управл юие входы элементов И 30.1-30.9.

Информаци о состо нии соответствующих БПС 1.1-1.9 (о наличии поступивших сообщений) заноситс в блок триггеров 31.1-31.9. Его состо ние отлично от нулевого и на выхое элемента И 34 по вл етс сигнал о,запрещающий поступление тактового импульса через элемент И 29 на запись информации в блок триггеров 31 .1-31 .9. Дешифратор 32 преобразует позиционный ход состо ни в унитарный код, определ ющий последовательно начина с первого в каком БПС находитс поступивша информаци . На соответствующем выходе дешифратора 32 по вл етс сигнал 1. Этот сигнал на выходе шифратора 33 образует позиционный ход, который поступает с выхода коммутатора 6 опроса на информационный вход счетчика 10. По второму тактовому импульсу с выхода БС 9 код опроса заноситс в счетчик 10. На выходе дешифратора 11 и инициируетс единичный сигнал соответствующего БПС 1.1 (i 1,9). Информаци с соответствующего блока пам ти сообщений l.i через мультиплексор 5 подаетс на. информационный вход буферного регистра 8 и по третьему тактовому импульсу, поступающему с выхода ЕС 9, сообщение заноситс в буферньй регистр 8. Поступившее сообщение состоит из двух частей - адресной части и операционной.

Выбор направлени передачи сообщени осуществл етс в зависимости от адресной части, хранимой в перв в о в с ч о м н

ж и х к л

25 д с н в о м н в с пл н в и с

х ны ни п . щи вы щи

50 си та БС из ин по ди

30

35

40

45

55

10

5

0

8228

8

вом поле буферного регистра 8 и состо ний отдельных модулей, хранимых в регистре 7 отказов. Информаци об отказах модулей, например, от супер- визорного устройства вычислительной системы, подаетс на вход 18 устройства j-й (J -I,N-I, где N - количество модулей в системе)триггер регистра 7 определ ет состо ние соответствующего модул системы. Если модуль, которому необходимо передавать сообщение, находитс в состо нии отказа, то адресна часть сообщени модифицируетс блоком 2 ассоциативной пам ти.

Блок 2 ассоциативной пам ти может быть выполнен в виде программируемой логической матрицы и хранит информацию о модул х, которым необходимо передавать информацию при отказах основных модулей. При отсутствии- отказа соответствующего модул адресна часть сообщени без мо5 дификации поступает на вход БВНП 3. Направление передачи информации осуществл етс по минимальному физическому пути между модул ми системы на основе сравнени кодов из адресов в матри1,е процессорных элементов в однородной вычислительной среде. После анализа кодов адресов на схемах 36 и 37 сравнени образуетс код направлени , поступающий с выхода ББНП 3 на адресный (управл ющий) вход демультиплексора 12. Информаци с информационного входа демультиплексора 12 в зависимости от кода направлени поступает на один из восьми выходов 20.1-20.8, к одному из соседних аналогичных устройств системы..

Очередной тактовый импульс с выхода БС 9 поступает на информационный вход демультиплексора 13 синхронизации и в зависимости от кода направлени , поступающего на управл ю- .щий вход демультиплексора 13, тактовый импульс выдаетс на соответствующий выход 20.1-20.9 устройства дл

0 синхронизации записи сообщени в БПС 1 .1-1 .9 соседнего устройства.Очередной тактовый .имПульс поступает с выхода БС 9 на тактовый вход БПС сообщений, из которого производилась выборка информации дл анализа. Этот импульс поступает через элемент И 27 БПС 1.i (на втором входе элементам 27 находитс сигнал 1 с соответствующего

0

5

0

5

выхода дешифратора 11) через соответствующие элементы ИЛИ 26.1-26.К на синхронизирующие входы блока регистров 22.1-22.К. В БПС l.i производитс сдвиг информации. Далее устройство функционирует аналогично: проводитс обращение к очередному БПС, хран щему поступившие на обслуживание сообщени .

При совпадении кодов адресов модул приемника информации с адресной частью прин того сообщени на выходах Равно первой 36 и второй 37 схем сравнени БВНП 3 формируютс сигналы 1. На выходе элемента И 38 имеетс сигнал 1. Этот сигнал с выхода блока 3 выбора направлени передачи поступает на вход блок 15 элементов И, разреша прохождение операционной части сообщени с выхода второго пол буферного регистра 8 на выход 20.9 устройства дл дальнейшей его обработки собственным ПЭ.

При обнулении блока триггеров 31.1-31.9 КОП 6 на выходе элемента И 34 имеетс сигнал 1. Этот сигнал поступает на вход элемента И 29, разренга по первому импульсу очередной последовательности запись информации о состо нии блоков 1.1-1.9 пам ти сообщений в коммутатор 6 опроса Далее устройство функционирует аналогично описанному.

Если очереди сообщений в БПС 1.1- 1.9 пусты, на выходе элемента ИЛИ 16 имеетс сигнал О. Этот сигнал поступает на инверсный вход элемента И 17, разреша при подаче последнего сообщени на соседнее устройство импульсом с выхода БС 9 обнуление триггера 14 запуска. На этом устройство завершает свою работу.

Запись информации от соседних аналогичных устройств или собственного ПЭ дл анализа и дальнейшей передачи в вычислительной системе происходит следующим образом.

Сообщение от соседнего устройства поступает на информационный вход соответствующего БПС l.i (i 1,9), с информационного входа БПС сообщение поступает на информационный вход демультиплексора 21. В начальный момен

времени блок регистров 22.1-22.К нахо- дитс в нулевом состо нии. На нулевых выходах j-ro (л 1,К) регист

10

15

08228И)

ра 22.j сигналы 1 поступают на вход соответствующего элемента И 24.

БПС 1.1 (i 1,9) реализует дисцип- ЛИНЫ обуслуживани по правилу Первым пришел - первым обслужен., Код, образованный выходами элементов И 24.1-24.К управл ет процедурой запис11 поступающих сообщений в соответствующие регистры 22.1-22.К по мере их заполнени . Так при коде 1 1 ... 1 I , поступающем на адресньп т вход демульти- плексора 21, запись информации производитс в регистр 22.1, при коде . 11...10 - во второй регистр 22.2 и т.д. Одновременно с поступлением сообщени в БПС l.i поступает тактовый импульс. Этот импульс через элементы И 25 . 1 -25 . К и элементы ИЛИ 26.1-26.К поступает на синхронизирующие входы регистров 22.1-22.К. Однако запись . поступивп его сообщени производитс только в регистр 22.15 так как адрес- ный ход демультштлексора 21 разреша- прохождение информации через блок элементов ИЛИ 23.1 на информацион- ный вход регистра 22..1. .Состо ние этого регистра отлично от нул . Управл ющий код на выходах блока элементов И 25.1-25.К измен етс и оче-- редное сообщение заноситс во второй регистр 22.2 и т.д. При изменении состо ни одного из. К регистров 22.1-22.К на выходе элемента И-НЕ 28 по вл етс сигнал 1, кото- рьй поступает на управл ющий выход соответствующего БПС 1.1-1.9. Сиг20

30

35

Claims

нал 1 на управл ющем выходе БПС 1.1-1.3 идентифицирует наличие информации , поступившей на обслуживание . По этому сигналу через элемент ИЛИ 16, триггер 14 запуска устанавливаетс в единичное состо ние и устройство начинает функционирование аналогично описанному. Формула изобретени Устройство дл формировани маршрута сообщени в однородной вычисли- .тельной системе, содержащее дев ть блоков пам ти сообщений, блок выбора направлени передачи информации, блок пам ти константы, мультиплексор, буферный регистр,блок синхронизации;, счетчик, дешифратор, два демульти- плексора, триггер запуска,- блок эле- ментов И, элемент ИЛИ и элемент И, причем информационные входы с первого по дев тый блоков пам ти сообщений вл ютс с первого по дев тый

П I 508228

информационными входами устройства соответственно, первые управл ющие входы с первого по дев тый блоков пам ти сообщений соединены с первого по дев тый выходами дешифратора соответственно, вторые управл ющие входы с первого по дев тый блоков пам ти сообщений соединены с первым выходом блока синхронизации, инфор- JQ ма;ционные выходы с первого по дев тый блоков пам ти сообщений соединены с первого по дев тый информационными входами мультиплексора соответственно, управл ющие выходы 15 с первого по дев тый блоков пам ти сообщений соединены с первого по дев тый входами элемента ИЛИ соответственно , выход элемента ИЛИ подключен к входу установки в 1 триггера запуска и инверсному входу элемента И, выход которого соединен с входом установки в О триггера запуска , выход которого соединен с входом блока синхронизации, второй выход которого подключен к пр мому входу элемента И и информационному входу первого демультиплексора, третий выход блока синхронизации соединен со счетным входом счетчика, которого соединен тора и управл ющим входом мульти- плексора, выход которого соединен с информационным входом буферного регистра , вход синхронизации которого соединен с четвертым выходом блока синхронизации, п тый выход которого соединен с управл ющим входом блока пам ти констйнты, выход которого подключен к первому входу блока вы- 40 бора направлени передачи информа- дни, первый выход которого соединен С управл ницим входом второго демуль- типдексора и первой группой управ20

25

выход 30 с входом дешифра35

л со пр не в и с м пл ж в п м в ю ш з ш в п н п в г в з

В, Д Б Д

в П

в Д

12

5 0

0

5

0

5

л ющих входов первого демультиплексора , второй выход блока выбора направлени передачи информации соединен с второй группой управл ющих входов первого демультиплексора и управл ющим входом блока элементов И, информационный вход которого соединен с.первой группой выходов буферного регистра и с первой группой информационных входов второго демультиплексора , с первого по восьмой выхо- . ды второго демультиплексора, а также выход блока элементов И образуют с первого по дев тый информационные выходы устройства, соответственно, с первого по дев тый выходы первого демультиплексора образуют с первого по дев тый управл ющие выходы устройства соответственно, о т л и ч а - ю щ е е с тем, что, с целью расширени функциональных возможностей за счет динамического изменени маршрута продвижени сообщени , в него введены блок ассоциативной пам ти, коммутатор опроса и регистр отказов, причем втора группа выходов буферного регистра соединена с информационным входом блока ассоциативной пам ти, выход которого подключен к второму входу блока выбора направлени передачи информации и второй группе информационных входов второго демультиплексора, шестой выход блока синхронизации соединен с управл ющим входом коммутатора опроса, информационный вход которого соединен с входом элемента ИЛИ, выход коммутатора опроса соединен с информационным входом счётчика, выход регистра отказов соединен с управл ющим входом блока ассоциативной пам ти, информационный вход и вход синхрони- зации регистра отказов вл ютс уп- i равл ющим входом устройства.

Влево вверх

Вверх

Вправо вверх

Влево вниз

Вниз

Вправо вниз

Влево Свой модуль

Вправо

И.

fltf

Sk

3

33