SU1575167A1

SU1575167A1 - Модуль матричного коммутатора

Info

Publication number: SU1575167A1
Application number: SU884486837A
Authority: SU
Inventors: Владимир Алексеевич Мельников; Павел Иванович Кныш; Юрий Никитович Силантьев; Виктор Федорович Мочалов; Владимир Владимирович Копылов
Original assignee: Войсковая Часть 73790
Priority date: 1988-09-26
Filing date: 1988-09-26
Publication date: 1990-06-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении средств коммутации мультипроцессорных вычислительных систем, абонентских систем св зи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах. Цель изобретени - упрощение модул . Поставленна цель достигаетс тем, что модуль матричного коммутатора содержит с первого по третий блоки 1.1-1.3 организации очередей сообщений, регистр 2 идентификатора модул , блок 3 анализа очереди сообщений, мультиплексор 4, регистр 5, демультиплексор 6, триггер 7, блок 8 синхронизации, первый и второй элементы сравнени 9 и 10, первый и второй дешифраторы 11 и 12, элемент И 13. 2 з.п.ф., 4 ил., 2 табл.

Description

Изобретение относится к вычисли- ι тельной технике и может быть исполь• зовано при построении средств коммутации мультиплексорных вычислительных $ систем, абонентских систем связи с децентрализованным управлением, коммутационных средств параллельного обмена информацией в измерительных системах. 10

Цель изобретения - упрощение модуля.

На фиг. 1 представлена схема модуля матричного коммутатора; на фиг. 2 - схема блока организации оче~ >5 | редей сообщений; на фиг, 3 ~ схема : блока анализа очереди сообщений;

на фиг. 4 - пример организации матричного коммутатора размерностью 3x3.

Модуль матричного коммутатора 20 ;содержит с первого по третий блоки

1.1 - 1.3 организации очередей сообщений, регистр 2 идентификатора модуля, блок 3 анализа очереди сообщений, мультиплексор 4, регистр 5, де- 25 мультиплексор 6, триггер 7, блок 8 синхронизации, первый 9 и второй 1 О элементы сревнения, первый 11 и второй 12 дешифраторы, элемент И 13, с первой по третью группы информацион- jq ных входов 14-16 модуля, с первой по третью группы выходов 17“ 19 модуля.

Блок 1 содержит с первого по к-й регистры 20.1 - 20.к (где к - глубина очереди сообщений), первую группу из (k-ϊ) элементов ИЛИ 21.к - 21.к-1, демультиплексор 22, первую группу из к элементов И 23.1 - 23.к, вторую группу из к элементов И 24,1 - 24.к, вторую группу из к элементов ИЛИ

25.1 ~ 25.к, регистр 26 глубины очереди, первый элемент И 27, элемент НЕ .28, второй элемент И 29, элемент ИЛИ 3Q, элемент 31 задержки.

Блок анализа очереди сообщений содержит узел 32 постоянной памяти, с первого по третий элементы сравнения 33’35, элемент ИЛИ 36.

г

Блоки 1.1 - 1.3 организации очередей сообщений предназначены для организации очередей сообщений, поступающих от двух соседних аналогичных устройств и собственного устройства, например процессорного элемента в мультипроцессорной системе,

Регистр 2 идентификатора модуля предназначен для хранения кода, оп-.

ределяющего местоположение модуля в матрице модулей, коммутатора.

Блок 3 анализа очереди сообщений предназначен для анализа загруженности блоков 1.1 - 1.3 организации . очередей сообщений и организации их опроса в зависимости от длины очереди поступивших сообщений.

Демультиплексор 6 предназначен для коммутации сообщения в зависимости от его принадлежности в одно из трех направлений - к соседним модулям вправо или вверх, к собственному процессорному элементу или другому операционному устройству.

. Модуль работает следующим образом.

Матричный коммутатор состоит из множества однотипных программируемых модулей, осуществляющих передачу сообщений в двух направлениях - в горизонтальном (слева направо) и в вертикальном (снизу вверх). Так как строка модулей образует одно кольцо, а столбец другое кольцо, то имеется возможность полносвязного взаимодействия модулей.

Пусть необходимо осуществить коммутацию сообщения от модуля с номером (31) к модулю с номером (13). В этом случае сообщение от операционного устройства поступает на вход 14 модуля и заносится в блок 1.1. В два других блока 1.2 и 1.3 заносит-, ся информация в данном случае от модулей (33) и (11).

Так как регистры 20.1 - 20.к блока 1.1 находились в нулевом состоянии, то на выходах элементов И 24.124.к присутствуют сигналы логических единиц. Эти сигналы поступают на управляющий вход демультиплексора 22 и определяют запись сообщения в регистр 20.1 через элемент ИЛИ 21.1.

, Состояние регистра 20.1 будет отличным от нулевого и на выходах элементов И 24.1 - 24.к будет код

11... 0, который заносится в регистр 26 глубины очереди. На выходе элемента НЕ 28 появляется сигнал логической единицы, идентифицирующий наличие информации в блоке 1.1. Этот сигнал одновременно с кодом длины очереди с выхода регистра 26 поступает с выхода блока 1.1 на вход блока 3 анализа очереди сообщений. На выходе элемента ИЛИ 36 формируется сигнал логической единицы, который устанав5 1575167 ливает триггер 7 в единичное состоя-„ ходит следующим образом. Адресная ние.

Так как очереди сообщений в блоках 1.2 и 1.3 пусты, то на выходе элемента сравнения 33 блока 3 формируется сигнал Больше, который, поступая на вход узла 32 постоянной памяти, образует на его выходе код опроса блока 1.1. Этот код поступает на управляющий вход мультиплексора 4 и по первому тактовому импульсу с выхода блока 8 синхронизации информация с регистра 20.1 блока 1.1 через мультиплексор будет занесена в регистр 5.

Передаваемое сообщение состоит из двух частей - адресной и операционной. При этом адресная часть определяет местоположение модуля-получателя информации по горизонтали (в строке) и вертикали (в столбце). Поэтому при несовпадении адресов по горизонтали и вертикали с кодом-идентификатором модуля, считываемым из регистра 2 на элементах сравнения 9 и 10, определяется дешифратором 12 (выдачи) продвижение сообщения в горизонтальном направлении - на соответствующий выход демультиплексора 6.

С выхода блока 3 анализа очереди сообщений выдается код опроса блока '1.1. Этот сигнал с выхода дешифратора 11 (опроса) поступает на управляющий вход блока 1.1.

Очередной тактовый импульс с выхода блока 8 синхронизации поступает на вход синхронизации блока

1.1. Этот сигнал через элемент И 29 и элементы ИЛИ 25.1 - 25.к поступает на входы записи-чтения регистров

20.1 - 20.к, в результате чего произойдет сдвиг информации. Так как регистр 20.2 был в нулевом состоянии, то в регистр 20.1 будет занесена нулевая информация. На выходе элемента НЕ 28 будет сигнал логического нуля. И если очереди сообщений в блоках

1.2 и 1.3 пусты, то на ’выходе элемента ИЛИ 36 будет сигнал логического нуля. Этот сигнал поступает на инверсный вход элемента И 13 и разрешает тем самым обнуление триггера 7 по очередному тактовому импульсу с выхода блока 8 синхронизации.

Вьбор направления передачи информации в матричном коммутаторе проис· часть сообщения сравнивается с адресом (идентификатором) модуля по номерам строки и столбца и определяется одно из трех возможных направлений передачи по следующему правилу. Пусть А и В - коды адресов модуля соответственно по горизонтали и вертикали в матричном коммутаторе, а С и D - коды адресов приемника ин- формации.

Процедура выбора направления передачи информации определяется табл.1.

Таблица 1

Соотношение кодов адресов	Направление передачи сообщения
по горизонтали	по вертикали
А > С В > D Вправо А > С В = D Вверх А > С В < D Вправо А < С В > D Вправо А < С В = D Вверх А < С В < D Вправо А = С В > D Вправо А = С В = D Свой модуль А = С ’ В < D Вправо

Процедура выбора направления продвижения информации реализуется дешифратором 11.

Процедура опроса блоков 1.1 - 1.3'

4Q основана на приоритетном обслуживании блоков, имеющих максимальную глубину очереди сообщений. При равенстве очередей осуществляется последовательный их опрос, начиная с бло45 ка 1.1, что реализуется блоком 3 анализа очереди сообщений.

Сравнение кодов длин (глубины) очередей осуществляется элементами сравнения 33”35, и в засивисимости от их’ соотношения с выходов узла 32 постоянной памяти выдается код опроса блоков 1.1 - 1,3 в соответствии со следующим правилом. Пусть О, Р и R соответственно длины очередей в первом, втором и в третьем блоках ,1.1 - 1.3»’ тогда работа блока 3 мо жет быть реализована в соответствии с содержимым узла 32 постоянной памяти, которое представлено в табл.2.

Таблица 2

Сфот.ношение кодов длин очередей	------- Порядок обслуживания блоков 1	Код опроса
0 = Р =. R · 0 00 0 = >„> R 0 00 0 = Р < R R 10 0 = R > Р 0 00., 0 = R < Р Р 01 Р = R >0 Р 01 Р = R < 0 0 00' 0 > Р > R 0 00 0 С Р < R R 10

Φι о р м у л а изобретения

Claims

Φι о р м у л а изобретения клочены соответственно к информационным входам первой, второй и третьей групп блока анализа очереди сообще5 ний, первый выход которого подключен к управляющему входу мультиплексора и к входу первого дешифратора, с первого по третий выходы которого подключены соответственно к управляющим эд входам блоков организации очередей сообщений с первого по третий, второй выход блока анализа очереди сообщений подключен к информационному входу триггера и к первому входу элемента эд И, второй вход которого подключен к третьему выходу блока синхронизации, выход мультиплексора подключен к ин-, формационному входу регистра, второй выход которого подключен к первому 2θ входу первого элемента сравнения и к третьему информационному входу демультиплексора, третий выход регистра подключен к первому входу второго

1. Модуль матричного коммутатора, одержащий с первого по третий блоки рганизации очередей сообщений, с<

О| м|ультиплексор, регистр идентификатоР'

1Ί

3.

ч

Irio третий

К информационным входам с первой по третью групп мультиплексора, выход „Триггера подключен к входу режима $лока синхронизации,первый выход которого подключен к входам записи-чте, ния регистра и регистра идентификатора модуля, второй выход блока синхрони25 а модуля, демультиплексор, регистр, риггер, первый и второй дешифраторы, лемент И и блок синхронизации, прием выходы первой группы блоков оргаизации очередей сообщений с первого подключены соответственно зации подключен к входам синхронизации блоков организации очередей сообщений с первого по третий, информационные входы которых подключены соответственно к информационным вх.о- 45 дам групп с первой по третью модуля, выход элемента И подключен к входу установки в О триггера, третий выход блока синхронизации подключен к первому информационному входу демуль- 50 типлексора, второй информационный вход которого подключен к первому выходу регистру, отличающийс я тем, что, с целью упрощения модуля, он содержит блок анализа очереди сообщений, первый и второй элементы сравнения, причем выходы второй группы блоков организации очередей сообщений с первого по третий подэлемента сравнения и к четвертому информационному входу демультиплексора, выходы первой, второй и третьей групп которого подключены соответственно к выходам первой, второй и третьей групп модуля, первый и второй выходы регистра идентификатора модуля подключены соответственно к вторым входам первого и второго элементов сравнения,выходы которых подключены к входам второго дешифратора, выходы которого подключены к управляющим входам демультиплексора.
2. Модуль по п. ^отличающийся тем, что каждый блок организации очередей сообщений содержит к регистров (где к - глубина очереди сообщений), демультиплексор, первую группу из к-1 элементов ИЛИ, первую и вторую группы по к элементов И в каждой, вторую группу из к элементов ИЛИ, регистр глубины очереди, первый и второй элементы И, элемент НЕ,элемент ИЛИ и элемент задержки, причем в каждом блоке организации очередей сообщений первый информационный вход блока организации очередей сообщений подключен к первым входам элементов И первой группы и к первому входу элемента ИЛИ, выход которого подключен к входу элемента задержки, выход которого подключен к входу записичтения регистра глубины очереди, с второй по а-й информационные входы (где а - разрядность сообщения) блока организации очередей сообщений ι

9 подключены соответственно к информа- ционным входам с первого по а-й демультиплексор, выходы первой группы которого подключены соответственно к информационным входам первого регистра, выходы с второй по k-ю группу демультиплексора подключены соответственно к входам первых групп элементов ИЛИ с первого по (к-1)-й первой Группы, выходы которых подключены соответственно к информационным входам регистров с второго по k-й, выходы b-го регистра,(где Ъ = = 1, ...» к-1) подключены соответственно к входам второй группы Ь-го элемента ИЛИ первой группы и соответственно к входам b-го элемента И второй группы, выходы k-го регистра подключены соответственно к выходам первой группы блока организации очередей сообщений и соответственно к входам k-го элемента И второй группы, выход с-го элемента И первой группы (где с = 1, к) подключен к первому входу с-го элемента ИЛИ второй группы, выход которого подключен к входу записи-чтения с-го регистра, вход синхронизации и управляющий вход блока организации очередей сообщений подключены соответственно к первому и второму входам первого элемента И, выход которого подключен к вторым входам элементов ИЛИ второй группы, к второму входу Элемента ИЛИ и к управляющему входу демультиплексора, выход с-го элемента И второй группы подключен к второму входу с-го элемента И первой группы, к с-му управляющему входу группы, демультиплексора, к с-му информационному входу регистра глубины очереди и к входам iPui.Z второго элемента И, выход которого подключен к входу элемента НЕ, выходы регистра глубины очереди и выход элемента НЕ подключены к выходам второй группы блока организации очередей сообщений.
3. Модуль по π. 1, отличающейся тем, что блок анализа очереди сообщений содержит три элемента сравнения, элемент ИЛИ И узел постоянной -памяти, причем первые, информационные входы первой, второй и третьей · 15 групп блока анализа очереди сообщений подключены соответственно к первому, второму и третьему входам элемента ИЛИ, с второго по а-й информационные входы первой группы бло20 ка анализа очереди сообщений подключены соответственно к входам первой группы первого и второго элементов сравнения, с второго по а-й информационные входы второй группы блока

25 анализа очереди сообщений подключены, соответственно к входам второй группы первого элемента сравнения и соответственно к входам первой группы третьего элемента сравнения, с вто30 рого по а-й информационные входы третьей группы блока анализа очереди сообщений подключены соответственно к входам вторых групп второго и третьего элементов сравнения, первые вы- ^:

35 ходы, вторые выходы и третьи выходы элементов сравнения с первого по третий подключены соответственно к адресным входам узла постоянной памяти, выход которого подключен к первому выходу блока анализа очереди сообщений, второй выход которого-подключен к выходу элемента ИЛИ.