RU1784940C - Многоканальное устройство дл программного управлени технологическими процессами - Google Patents

Abstract

Многоканальное устройство дл  программного управлени  технологическими процессами относительно к автоматике и вычислительной технике и может найти применение в распределенных системах программного управлени , микроконтроллерных системах, станках с числовым программным управлением, АСУ технологическими процессами. Цель изобретени  - повышение надежности функционировани  устройства. Многоканальнре устройство содержит каналы и в каждом канале блок пам ти программ, два буферных запоминающих блока, блок пам ти константы , блок синхронизации, коммутатор адреса , регистр адреса, регистр команд, мультиплексор логических условий, схему сравнени , мультиплексор, блок элементов И,, элемент ИЛИ, а дополнительно введены входной мультиплексор, два демультиплек- сора, коммутатор, второй блок элементов И, триггер отказа, два триггера управлени . Отдельные каналы устройства соединены в кольцевую структуру таким образом, что имеетс  возможность трансл ционного обмена командами передачи управлени  через отказавшие кана лы. 5 ил. (/) С

Description

Изобретение относитс  к автоматике и вычислительной технике и может найти применение в распределенных системах программного управлени , программируемых контроллерах, станках с числовым программным управлением, АСУ технологическими процессами.

Известен программируемый контроллер , содержащий блок пам ти, регистр адреса ,выходныерегистры, демультиплексоры, генератор, блок элементов И, элементы И, ИЛИ.

Недостатком известного устройства  вл ютс  избыточность блока пам ти и отсутстЁие средств передачи управлени  на аналогичные устройства.

Известна система дл  программного управлени , содержаща  каналы, а в каждом канале - блок пам ти, блок проверки условий , реп ;тр адреса, два триггера, два элемента ИЛИ, элемент НЕ.

В известной системе взаимодействие между каналами организовано в виде команд передачи управлени  в одном направлении , что ограничивает класс обменных взаимодействий и увеличивает врем  взаимодействи , а также снижает надежность системы. Снижение надежности системы

VJ

со Ь ю

о

обусловлено тем, что при отказе отдельного канала отсутствует возможность его обхода.

Известно многоканальное устройство дл  программного управлени , содержащее каналы, блок основной пам ти, шину данных , шину адреса, шину управлени , группу арбитрон шин, блок элементов ИЛИ, причем , 1-й (, N) канал устройства содержит блок пам ти команд, регистр адреса, регистр команд, мультиплексор логических ус лс вий7коммутатор адреса.

, НеДЬбтаткЪ м известного устрйоства  вл ютс  ограниченна  область применени , обусловленна  низкой пропускной способностью , а также низкой надежностью функционировани  устройства.

Низка  пропускна  способност обусловлена строго последовательным принципом работы отдельных каналов устройства.

Низка  надежность функционировани  устройства обусловлена невозможностью передачи команд управлени  при отказе одного из каналов устройства.

Наиболее близким по технической сущности и достигаемому положительному эффекту к предлагаемому изобретению  вл етс  многоканальное устройство рас- поеделенпой системы дл  программного управлени  технологическими процессами, содержащее каналы, а в каждом канале блок пам ти программ, коммутатор адреса, регистр адреса, мультиплексор логических условий, блок пам ти константы, входной мультиплексор, выходной демультиплек- сор, блок синхронизации, два блока элементов И, четыре элемента И.

Недостатком известного устройства  вл етс  низка  надежность, обусловленна  невозможностью передачи команд управлени  при отказе отдельных каналов устройства .

Целью изобретени   вл етс  повышение надежности функционировани  устройства .

Поставленна  цель достигаетс  тем, что многоканальное устройство дл  программного управлени  технологическими процессами , содержащее каналы, а в каждом канале блок пам ти программ, первый буферный запоминающий блок, блок пам ти константы, блок синхронизации, коммутатор адреса, регистр адреса, регистр команд, выходной регистр, схему сравнени , мультиплексор логических условий, мультиплексор блок элементов И, блок элементов ИЛИ, элемент ИЛИ, причем, выход коммутатора адреса соединен с информационным входом регистра адреса, выход которого соединен с входом блока пам ти программ, выход которого соединен с информацион-

-

ным входом регистра команд, выход пол  провер емых логических условий регистра команд соединен с первым информационным входом мультиплексора логических ус- ловий, выход которого соединен с модифицированным входом адерса первого информационного входа коммутатора адреса , выход пол  модифицируемого разр да адреса регистра команд соединен с вторым

10 информационным входом мультиплексора

логических условий, управл ющий вход которого соединен с входом логических условий канала, выход пол  немодифицируемых разр дов регистра команд соединен с вхо15 дом немодифицируемых разр дов адреса первого информационного входа коммутатора адреса, первый выход блока синхронизации соединен с синхронизирующим входом регистра адреса, выход первого по20 л  входного регистра соединен с первым входом схемы сравнени , второй вход которой соединен с выходом блока пам ти константы , выход схемы сравнени  соединен с управл ющим входом мультиплексора, вы25 ход которого соединен с информационным и первым управл ющим входами первого буферного запоминающего блока, информационный выход которого соединен с вторым информационным входом коммутатора

30 адреса, управл ющий выход первого буферного запоминающего блока соединен с первым входом блока синхронизации, второй выход которого соединен с синхронизирующим входом регистру команд, выход метки

35 признака конца программы которого соединен с пр мым и инверсным управл ющими входами коммутатора адреса, вторым входом блока синхронизации и вторым управл ющим входом буферного запоминающего

40 блока, тактовый вход которого соединен с третьим выходом блока синхронизации, вход кода программы 1-го (I 1. N) канала соединен с первым информационным входом мультиплексора, информационный вы45 ход j-ro(j 1,N-1) канала соединен с вторым информационным входом (|+1)-го канала, группа выходов первого пол  входного регистра соединена с вторым информационным входом мультиплексора, группой

50 информационных входов блока элементов И и с группой входой элемента ИЛИ, выход которого соединен с третьим входом блока синхронизации, группа выходов второго пол  входного регистра соединена с второй

55 группой входов элемента ИЛИ и группой информационных входов блока элементов И, инверсный управл ющий вход которого соединен с выходом схемы сравнени  и дополнени , в каждый канал введены входной

мультиплексор, первый и второй демультиплексоры , коммутатор, второй блок элементов И, второй буферный запоминающий блок, триггер отказа, триггер фиксации отказа левого канала, триггер фиксации отказа правого канала, причем, первый информационный вход К-ro (К 2, N) канала соединен с информационным выходом (К-1)- го канала, первый информационный вход первого канала соединен с информационным выходом N-ro канала, первый информа- ционный вход 1-го (i - 1.N) канала соединен с первым информационным входом входного мультиплексора и с группой информационных- входов второго блока элементов И. выход которого соединен с первой группой входов блока элементов ИЛИ, выход вход- ного мультиплексора соединен с информационным и синхронизирующим входами входного регистра и входом считываний блока пам ти константы, выход метки - при- знака передачи управлени  регистра команд соединен с управл ющим входом первого демультиплексора, пр мым и инверсным управл ющими входами коммутатора , первым управл ющим входом второго буферного запоминающего блока, группа информационных выходов которого соединена с первой группой инфорамционных входов коммутатора, второй управл ющий вход второго буферного запоминающего блока соединен с выходом схемы сравнени , выходы первого блока элементов И соединены с информационными входами второго буферного запоминающего блока, управл ющий выход которого соединен с третьим управл ющим входом первого буферного запоминающего блока и с четвертым управл ющим входом блока синхронизации, группа выходов операционного пол  регистра команд соединена с группой информационных входов первого демультиплексора, группа первых выходов которого соединена с группой управл ющих выходов канала, втора  группа выходов первого демультиплексора соединена с вто- рой группой информационных входов коммутатора , выход которого и четвертый выход блока синхронизации соединен с информационным входом второго демультиплексора , первый выход которого соединен с первым информационным выходом канала, управл ющий выход первого буферного запоминающего блока соединен с п тым входом блока синхронизации, втора  группа выходов второго демультиплексора соеди- нена с второй группой входов блока элементов ИЛИ, выход которого соединен с вторым информационным выходом канала, первый управл ющий вход i-ro (i 1, N) канала соединен с S-входом триггера отказа, пр мой

выход которого соединен с шестым входом блока синхронизации и вторым управл ющим выходом 1-го (I 1. N) канала, второй управл ющий выход v-ro канала (v- 2, N-1) соединен с вторым управл ющим входом ( V- +1)-го канала и третьим управл ющим входом ( v- -1)-го канала, второй управл ющий выход первого канала соединен с вторым управл ющим входом второго канала и третьим упарвл ющим входом N-ro канала, второй упавл ющий вход которого соединен с вторым управл ющим входом первого канала и третьим управл ющим входом (N- 1)-гр канала, второй управл ющий вход i-ro (i 1,N) канала соединен с S-выходом триггера фиксации отказа левого канала, пр мой выход которого соединен с управл ющим входом входного мультиплексора , третий выход блока синхронизации боединен с тактовым входом второго буферного блока, третий управл ющий вход 1-го канала соединен с S-входом триггера фиксации отказа правого канала, пр мой выход которого соединен с управл ющим входом второго демультиплексора, второй информационный выход 1-го ( ,N-2) канала соединен с вторым информационным входом (+2)-го канала, второй информационный выход (N-1)-ro канала соединен с вторым информационным выходом N-ro канала, с вторым информационным входом второго канала, второй информационный вход 1-го (,N) канала соединен с второй группой информационных входов входного мультиплексора .

Сущность изобретени  состоит в следующем .

Программа, выполн ема  1-м (,N) каналом устройства, состоит из двух подмножеств команд: команд MI управлени  и команд М2 обмена, причем, П М2.

Форман команды может быть представлен как:

М2 Ml А2Э4 Мп,

где AI - код (номер) канала приемника информации;

А2 - метка-признак передачи управлени  (команды обмена);

9й - знак сцеплени  отдельных кодов .

Отдельные каналы устройства соединены между собой таким образом, что образуют кольцевую структуру.

Кроме того, соединены через одного, что позвол ет осуществл ть передачу команд обмена (передачи управлени ) транзи- стом, мину  отказами канал.

Введение второго буферного запоминающего блока и обусловленных им св зей

необходимо дл  временного хранени  передаваемых транзитов команд обмена.

Введение входного мультиплексора и обусловленных им св зей необходимо дл  перекоммутации входного потока при отказе предыдущего канала устройства.

Введение первого демультиплексора и обусловленных им св зей необходимо дл  разделени  команд в зависимости от их типа .

Введение коммутатора, второго демультиплексора и обусловленных ими св зей необходимо дл  коммутации команд управлени  в зависимости от состо ни  последующего канала.

Введение триггера отказа/триггеров фиксации отказа левого и правого каналов необходимо дл  идентификации состо ни  каналов и организации передачи информации.

В известных технических реШени х отсутствует указанна  выше совокупность конструктивных признаков и вследствие этого отсутствует возможность обмена командами передачи управлени  между каналами в зависимости от внешних условий, например, при отказах отдельных каналов, что ограничивает область их целесообразного применени .

Введение указанной выше совокупности конструктивных признаков в предложенном многоканальном устройстве позвол ет организовать динамическую адаптацию структуры устройства.

На фиг, 1 представлена функциональна  схема 1-го канала (,N) многоканального устройства дл  программного управлени  технологическими процессами; на фиг.2 - функциональна  схема второго буферного запоминающего блока; на фиг.З -функциональна  схема первого буферного запоминающего блока; на фиг.4 - функциональна  запоминающа  схема блока синхронизации; на фиг.ба - структурна  схема многока- нального устройства с условным выделением коммутаторов (К); на фиг,5б - примеры прохождени  информации в канале в зависимости от состо ний отдельных каналов: нет отказа, об отказе собственного канала, при отказе предшествующего (левого) канала, при отказе последующего (правого) канала.

1-й (i 1, N) канал устройства (фиг.1) содержит блок пам ти программы 1. второй буферный запоминающий блок 2, первый буферный запоминающий блок 3, регистр 4 адреса, регистр 5 команд с пол ми : 5.1 - логических условий, 5.2 - модифицируемого разр да адреса, 5 3 - немодифицируемых разр дов адреса, 5.4 - признака передачи

управлени , 5.5 - операционным полем, 5.6 - признака конца программы, входной регистр б, блок пам ти 7 константы, входной мультиплексор 8, мультиплексор 9. первый

демультиплексор 10, второй демультиплек- сор 11, блок синхронизации 12, схему сравнени  13, коммутатор 14 адреса, коммутатор 15, первый блок элементов И 16, второй блок элементов И 17, мультиплексор

18 логических условий, триггер 19 фиксации отказа левого канала, триггер 20 фиксации отказа правого канала, триггер 21 отказа, блок элементов ИЛИ 22, элемент ИЛИ 23, вход 24 кода программы, первый информациоиный вход 25 канала, второй информационный вход 26 канала, первый управл ющий вход 27. второй 28 и третий 29 упавл ющие входы, пход 30 логических условий , первый управл ющий выход 31, первый 32, второй 33 информационные выходы, второй управл ющий выход 34 канала. Второй буферный запоминающий блок

2(фиг.2) содержит блок регистров 35.1-35.1 (I - глубина очереди), группу блоков элементов ИЛИ 36.1-36,1-1 демультиплексор 37, блок элементов И-НЕ 38.1-38.1, блок элементов И 39.1-39.1. блок элементов ИЛИ 40.1-40.1, первый 41 и второй 42 элементы И, элемент ИЛИ 43.

Первый буферный запоминающий блок

3(фиг.З) содержит блок регистров 44.1-44.К (где К - глубина очереди), группу блоков элементов ИЛИ 45.1-45.К-1. блок элементов И-НЕ 46.1-46.К, блок элементов И 47.147 .К, блок элементов ИЛИ 48.1-48.К, демультиплексор 49, первый 50 и второй 51, третий 52 элементы И, первый 53 и второй 54 элементы ИЛИ, одновибратор 55, управл ющий выход 56.

Блок синхронизации 12 (фиг.4) содержит триггер 57 запуска, генератор 58 тактовых импульсов, счетчик 59, дешифратор 60, первый элемент ИЛИ 61, первый элемент И 62, второй элемент ИЛИ 63 и второй элемент И 64.

Работа многоканального устройства дл  программного управлени  технологическими процессами возможна в следующих режима: режиме обработки собственных

команд управлени ; режиме выдачи команд обмена; режима приема и обработки команд обмена; режиме функционировани  при по влении отказов в отдельных каналах устройства.

Т.к. в многоканальном устройстве кана- лы идентичны и могут работать независимо, то работу устройства рассмотрим на примере работы отдельного канала.

В исходном состо нии элементы пам ти канала наход тс  в нулевом состо нии (за исключением разр да регистра 5 команд , определ ющего признак конца программы - поле 5.6). Перед началом работы элементы пам ти устанавливаютс  в нулевое состо ние (цепи обнаружени  не показаны ).

В блоке пам ти 7 константы (номера канала) записан код, определ ющий местоположение канала в устройстве, построенном в виде кольцевой структуры на основе однотипных каналов. Этот код  вл етс  идентификатор канала.

Режим обработки собственных команд .

Работа канала в этом режиме начинаетс  при поступлении на вход 24 начального адреса программы. Одновременно, с начальным адресом команды на вход 24 подаетс  импульс синхронизации. Информаци  о начале выполнени  программы подаетс  на вход мультиплексора 9 (фиг,1). Т.к. на выходе элемента сравнени  13 присутствует сигнал логического нул , то поступает на управл ющий вход мультиплексора 9, разрешает , тем самым, прохождение через него информации с входа 24 канала:

Начальный адрес программы поступает на информационный вход буферного запоминающего блока 3 (фиг.З). Блок регистров 44.1-44.К (где К - глубина очереди) находитс  в нулевом состо нии и на выходах элементов И-НЕ 46.1-46.К присутствуют сигналы логического нул , которые, поступа  на адресный вход демультиплексора 49. разрешают поступление кода программ на информационный вход регистра 44,1 через блок Э.лементов ИЛИ 45.1. Синхронизирующий импульс, поступающий через элемент И 52 и элемент ИЛИ 48.1 на синхронизирующий вход регистра 44.1, разрешает запись кода программы. Состо ние регистра 44,1 будет отличным от нулевого и на выходе элемента И-НЕ 46.1 по вл етс  сигнал логической единицы. Этот сигнал определит изменение адресного кода на входе демультиплексора 49 и, тем самым, подготовит запись очередного кода программы в регистр 44.2. Кроме того, сигнал логической единицы образуетс  на выходе элемента ИЛИ 53, сигнал с выхода которого поступает на управл ющий выход 56 буферного запоминающего блока 3 (фиг. 1), который затем поступает на вход блока синхронизации 12 и через элемент ИЛИ 61 устанавливает в единичное состо ние триггер 57 запуска (фиг 4). На управл ющем входе генератора 58 тактовых импульсов по вл етс  сигнал логической единицы. Генератор 58 формирует тактовые импульсы. Первый тактовый импульс с выхода блока синхронизации 12 (фиг. 1) поступает на синхронизирующий вход регистра 4 адреса, В поле 5.6 регистра 5 5 команд присутствует признак окончани  предыдущей программы. Эта метка поступает на управл ющие входы коммутатора 14 адреса и разрешает, тем самым, проход щие коды программы .с информационного

0 выхода буферного запоминающего блока 3 (фиг.1) через коммутатор 14 адреса на информационный вход регистра 4 адреса По первому тактовому импульсу с выхода блока синхронизации 12 код программы (адрес

5 первой команды) с выхода регистра 44.1 (фиг.З) буферного запоминающего блока 3 будет занесен в регистр 4 адреса. Будет проведено обращение к блоку пам ти программы 1. По второму тактовому импульсу с

0 выхода блока синхронизации 12 сосчитанна  команда будет занесена в регистр 5 команд.

Формат занесенной в регистр 5 команды содержит код провер емого логического

5 услови  X (если команда  вл етс  командой ветвлени ) (поле 5.1), модифицируемый разр д адерса Ам (поле 5.2), код немодифициру- емых разр дов адреса Пи (поле 5.3), метку-признак Мп передачи управлени  (по0 ле 5.4), В данном режиме Мп 0, код опера- ционной команды 04 (поле 5.5) и метка-признак конца программы Мк(Мк 0). Т.к. Мп 0, то операционна  часть команды с пол  5.5 регистра 5 команд посту5 пает через демультиплексор 10 на выход 31 канала дл  управлени  технологическим процессом, например, разворотом антенной решетки.

Переход к выполнению очередной ко0 манды осуществл етс  следующим образом .

Если сосчитанна  команда не  вл етс  командой ветвлени , то адрес очередной команды полностью определ етс  содержи5 -мым полей 5.2 и 5.3 регистра 5 команд (фиг.1):

А .

где Аи - код немодифицируемой части адреса;

0 Ам - кодифицируемый разр д адреса; s - знак конкатенации (сцеплени ). Этот адрес поступает на информационный вход коммутатора 14 адреса и по такто- пому импульсу очередной импульсной 5 последовательности, поступающему на синхронизирующий вход регистра 4 адреса, заноситс  в него. Далее канал функционирует аналогично рассмотренному.

Если сосчитанна  команда  вл етс  командой ветвлени , то в поле 5.1 регистра 5

команд заноситс  код провер емого логического услови , определ ющий дальнейший ход процесса управлени . Логическое условие поступает с входа 30 канала. Модифицируемый разр д адреса Ам 0 может быть промодифицирован поступившим условием мультиплексором 18 логических условий. Сформированный код адреса очередной команды через коммутатор 14 адреса по тактовому импульсу заноситс  в регистр 4 адреса и производит по нему выборку очередной команды из блока пам ти 1. Далее, канал функционирует аналогично рассмотренному ,

В процессе функционировани  1-й ка- нал (1 1 ,N) устройства может выдать в (i+1)- й канал команду передачи управлени , команду обмена.

Режим выдачи команд обмена.

В этот режиме функционировани  в ре- гистр 5 команд заноситс  команда, формат которой содержит в поле 5.4 метку-признак передачи управлени  Мп 1 (фиг.бб).

В этом случае поле 5.5 регистра 5 команд содержит вместо операционной части команды код команды обмена, содержащей код номера канала-приемника информации МПр и кода номера команды ММк. Этот код через коммутатор 15 и демультиплексор 11 поступает на выход 32 канала (фиг.1) к со- седнему каналу устройства (фиг.5а). Одновременно с выдачей команды обмена с выхода блока синхронизации 12 выдаетс  импульс дл  организации начала работы соседнего канала. Далее канал функциониру- ет аналогичным образом.

Режим приема и обработки команд обмена .

Код команды обмена с выхода 32 i-ro (,N) канала поступает на вход 25 (i+1)-ro канала (фиг.1). С входа 25 код команды ofcV мена через мультиплексор 8 поступает на информационный вход регистра 6. По поступающему импульсу код команды обмена будет занесен в регистр 6 и одновременно с этим, будет произведено обращение к блоку пам ти 7 константы. Блок пам ти 7 константы содержит код номера канала, определ ющего его местоположение в кольцевой структуре устройства.

Если код номера канала-приемника МПр команды обмена совпадаете идентификатором канала (хранимом в блоке пам ти 7 кон- стан гы), на выходе схемы сравнени  13 формируетс  сигнал логической единицы. Этот сигнал поступает на управл ющий вход мультиплексора 9, к коду номера команды Ммк с выхода пол  регистра 6 будет занесен в один из регистров 44 j 0 1.К) буферного запоминающего блока 3 (фиг.З) и

далее, обсужден в пор дке поступлени  запросов аналогичного рассмотренному ранее .

Если (1+1)-й канал устройства не был зан т обработкой команд, то производитс  запуск блока синхронизации 12 следующим образом.

При занесении команды обмена в регистр б, на выходе элемента ИЛИ 23 формируетс  сигнал логической единицы, поступающий на вход блока синхронизации 12. Этот сигнал поступает через элемент ИЛИ 61 (фиг.4)на S-входтриггера 57 запуска и устанавливает его в единичное состо ние. Генератор 58 начинает формировать тактовые импульсы дл  синхронизации работы канала.

При по влении сигнала на выходе схемы сравнени  13, идентифицирующего принадлежность пришедшего сообщени  (кода номера команды) данному каналу, операционна  часть сообщени  с выхода второго пол  регистра 6 через мультиплексор 9 поступает на информационный вход буферного запоминающего блока 3. При поступлении тактового импульса с выхода блока синхронизации заноситс  в зависимости от состо ни  очереди, и один из регистров блока регистров 44.1-44.К {фиг.З). Далее, поступившее сообщение (код номера программы) начинает обслуживатьс  по мере обработки предыдущих программ.

При окончании обслуживани  предыдущей программы на выходе пол  5.6 регистра 5 команд выдаетс  метка-признак конца программы. Эта метка поступает на управл ющие входы коммутатора 14 адреса (фиг,1) и разрешает, тем самым, прохождение очередного кода программы с выхода буферного запоминающего блока 3. Эта же метка поступает на управл ющий вход буферного запоминающего блока 3 (фиг.З). На выходе одновибратора 55 формируетс  импульс , поступающий через элементы ИЛИ 48.1-48.К на синхронизирующие входы блока регистров 44.1-44.К, в результате чего происходит сдвиг информации. При поступлении тактовбго импульса с выхода блока синхронизации 12 на синхровход регистра 4 адреса информации первого регистра 44,1 буферного запоминающего блока 3 буфера занесена в него и в дальнейшем происходит обработка аналогично рассмотренному ранее ,

При несовпадении кодов номеров канала с кодом номера приемника информации на входе схемы сравнни  13 будет сигнал логического нул . Этот сигнал поступает на инверсный управл ющий вход блока эле- jvieHTOB И 16 и поступившее сообщение с

выходов полей регистра 6 при поступлении тактового импульса в буферный запоминающий блок 2 (фиг.2).

Буферный запоминающий блок 2 (фиг,2) функционирует следующим образом.

Передаваема  транзитом через канал информаци  с информационного входа буферного запоминающего блока 2 поступает на информационный вход демультиплексо- ра 37. Блок регистров 35.1-35.1 (где I - глубина очереди), в исходном состо нии формирует на выходах элементов И-НЕ 38.1-38.1 сигналы логического нул . Эти сигналы , поступа  на управл ющий вход де- мультиплексора 37, определ ют пор док занесени  информации в блок регистров 35.1-35.1. В данном случае процедура занесени  информаици строго последовательна , начина  с регистра 35.1-35.1. т.е. реализуетс  дисциплина обслуживани  первым пришел-первым обслужен (F1FO).

Буферный запоминающий блок 2 функционирует в двух режимах: режиме записи информации и режиме сдвига (выдачи информации ).

В режиме записи информации управл ющий сигнал с выхода схемы сравнни  13 (фиг.1) поступает на инверсный вход элемента И 41 и по приходу тактового импульса о выходе блока синхронизации 12 на выходе элемента И 41 (фиг.2) формируетс  импульс. Этот импульс поступает на управл ющие входы элементов И 39.1-39.1. При нулевом состо нии регистров 35.1-35.1 этот импульс через элементы ИЛИ 40.1-40.1 поступает на синхронизирующие входы регистров 35.1- 35.1, производ  запись информации с информационного входа блока 2 в тот регистр, который  вл етс  по очереди пустым.

В режиме сдвига инфорамциис выхода 5.4 регистра 5 команд (выдача команды обмена от данного канала имеет .приоритет по отношению к транзитным командам обмена ) поступает на инверсный управл ющий вход коммутатора 15 и управл ющий вход буферного запоминающего блока 2. С управл ющего входа блока 2 (фиг.2) этот сигнал поступает на инверсный вход элемента И 42 и при поступлении тактового импульса на выходе элемента И 42 образуетс  сигнал, блокирующий демультиплексор 37 и поступающий через элементы ИЛИ 40.1-40.1 на синхронизирующие входы блока регистров 35.1-35.1. Производитс  сдвиг информации.

При выдаче тактового импульса с выходов блока синхронизации 12 информаци  с выхода буферного запоминающего блока 2 через коммутатор 15 поступает на вход де- мультиплексора 11, В зависимости от состо ни  последующего канала, определ емого

триггером 20, информаци  выдаетс  на выход 32 к (+1)-му каналу, а при его отказе через блок элементов ИЛИ 22 (фиг.1) на вход 33 к (+2)му каналу.

5Далее устройство функционирует аналогичным образом.

Режим функционировани  при по влении отказов в отдельных каналах устройства .

0 Функционирование каждого канала контролируетс , например,-на основе контрол  на четность (на фиг.1 не показано). При обнаружении отказа его признак поступает на вход 27 канала и переводит триггер 21

5 отказа в единичное состо ние. Сигнал логической единицы с пр мого выхода триггера 21 поступает на вход блока синхронизаации 12 (фиг.4), который через элемент ИЛИ 63 устанавливает триггер 57 запуска в нулевое

0 состо ние.

Управл ющий сигнал отказа канала с пр мого выхода триггера 21 поступает на вход 34 канала дл  перехода к формированию команд каналами, исключающими воз5 можность обращени  к -му каналу на основе анализа логический усилий. Кроме того, управл ющий сигнал отказа канала поступает на управл ющий вход блока элементов И 17 и входна  информаци  с входа 26

0 через блок элементов И 17 и блок элементов ИЛИ 22 поступает транзитом от(И)-го канала к ((-Н)-му каналу (фиг.56) и далее в зависимости от состо ний последующих каналов.

5 Отказ левого канала идентифицируетс  поступлением сигнала на вход 28.п. Этот сигнал переводит триггер 19 в единичное состо ние. Сигнал логической единицы с пр мого выхода триггера 19 поступает на

0 управл ющий вход мультиплексора 8 и, тем самым, осуществл ет перекоммутацию информационных входов с (Ы)-го канала (отказавшего ) на (-2)-й канал (фиг.56).

При отказе правого канала на вход 29

5 поступает сигнал, устанавливающий триггер 20 отказа в единичное состо ние. Сигнал с пр мого выхода триггера 20 поступает на управл ющий входдемультиплексора 11 Выходна  информаци  с 1-го канала будет

0 поступать на выход 32 к (|+1)-му каналу, а через блок элементов ИЛИ 22 на выход 33 к (+2)-му каналу.

Далее устройство функционирует в одном из описанных режимов.

5 Окончание процессов функционирова ни  канала заключетс  в следующем

Метка-приказ конца программы формировани  управл ющей последовательности с выхода 5.6 регистра команд поступает на вход блока 12 синхронизации (фиг 1,4) С

выхода блока 12 синхронизации сигнал логической единицы поступает на вход элемента И 62. Если очередь поступивших на обслуживание запросов в буферном запоминающем блоке 3 (фиг.З) пуста, то на выходе элемента ИЛИ 53 будет сигнал логического нул . Этот сигнал, а также сигнал логического нул  с пустой очереди запросов буферного запоминающего блока 2 (фиг.2) с выхода элемента ИЛИ 43 поступает на инверсные входы элемента И 64 (фиг.4). Сигнал логической единицы с выхода элементов И 64 поступает на вход элемента И 62 блока 12 синхронизации (фиг.4).

Если регистр 6 находитс  в нулевом состо нии (нет входной информации) на выход элемента ИЛИ 23 поступает сигнал логического нул . Этот сигнал поступает на инвер- сный вход элемента И 62 блока синхронизации f2 и разрешает, тем самым, обнуление триггера 57. На этом канал завершает свою работу.

Claims (1)

1. Формула изобретени  Многоканальное устройство дл  программного управлени  технологическими процессами, содержащее в каждом канале блок пам ти программ, первый буферный запоминающий блок, блок пам ти константы , блок синхронизации, коммутатор адреса , регистр адреса, регистр команд, входной регистр, схему сравнени , мультиплексор логических условий, мультиплексор, блок элементов И, блок элементов 1/1Л И, элемент ИЛИ, причем выход коммутатора адреса соединен с информационным входом регистра адреса, выход которого соединен с входом блока пам ти программ, выход которого соединен с информационным входом регистра команд, выход пол  провер емых логических условий регистра команд соединен с первым информационным входом мультиплексора логических условий, выход которого соединен с модифицируемым входом адреса первого информационного входа коммутатора адреса, выход пол  модифицируемого разр да адреса регистра команд соединен с вторым информационным входом мультиплексора логических условий , управл ющий вход которого соединен с входом логических условий канала , выход пол  немодифицируемых разр дов регистра команд соединен с входом немодифицируемых разр дов адреса первого информационного входа коммутатора адреса, первый выход блока синхронизации соединен с синхронизирующим входом регистра адреса, выход первого пол  входного регистра соединен с первым входом схемы сравнени , второй вход которой соединен с выходом блока пам ти константы, выход

   схемы сравнени  соединен с управл ющим входом мультиплексора, выход которого соединен с информационным и с первым управл ющим входом первого буферного

   запоминающего блока, информационный выход которого соединен с вторым информационным входом коммутатора адреса, уп- равл ющий выход первого буферного запоминающего блока соединен с первым

   0 входом блока синхронизации, второй выход которого соединен с синхронизирующим входом регистра команд, выход метки признака конца программы которого соединен с пр мым и инверсным управл ющими вхо5 дами коммутатора адреса, вторым входом блока синхронизации и вторым управл ющим входом буферного запоминающего блока, тактовый вход которого соединен с третьим выходом блока синхронизации.

   0 вход кода программы 1-го (I 1, N) канала соединен с первым информационным входом мультиплексора, информационный выход j-ro 0 1. N-1) канала соединен с вторым информационным входом Q+1}-ro канала,

   5 группа выходов первого пол  входного регистра соединена с вторым информационным входом Мультиплексора, группой информаицонных входов блока элементов И с группой входов блока элементов И и с

   0 группой входов элемента ИЛИ, выход которого соединена с третьим входом блока синхронизации , группа выходов второго пол  входного регистра соединена с второй группой входов элемента ИЛИ и с группой ин5 формационных входов блока элементов И, инверсный управл ющий вход которого соединен с выходом схемы сравнени , отличающеес  тем, что, с целью повышени  надежности функционирова0 ни , дополнительно в каждый канал введены входной мультиплексор, первый и второй демультиплексоры, коммутатор, второй блок элементов И, второй буферный запоминающий блок, триггер отказа, триггер

   5 фиксации отказа левого канала, триггер фиксации отказа правого канала, причем первый информационный вход К-го (К 2, N) канала соединен с информационным выходом (К- 1)-го канала, первый информацион0 ный вход первого канала соединен с информационным выходом N-ro канала, первый информационный вход 1-го (i 1.N) канала соединен с первым информационным входом входного мультиплексора и с

   5 группой информационных входов второго блока элементов И. выход которого соединен с первой группой входов блока элементов ИЛИ, выход входного мультиплексора соединен с информационным и синхронизирующим входами входного регистра, синхронизирующий вход входного регистра соединен с входом считывани  блока пам ти константы, выход метки-признака передачи управлени  регистра команд соединен с управл ющим входом первого демультиплек- сора, пр мым и и инверсным управл ющими входами коммутатора, первым управл ющим входом второго буферно- го запоминающего блока, группа информационных выходов которого соёди- нена с первой группой информационных входов коммутатора, второй управл ющий вход второго буферного запоминающего блока соединен с выходом схемы Сравнени , выходы первого блока элементов И со- единены с информационными входами второго буферного запоминающего блока, управл ющий выход которого соединен с третьим управл ющим входом первого буферного запоминающего блока, и с четвер- тым входом блока синхронизации, группа выходов операционного пол  регистра команд соединена с группой информационных входов первого демультиплексора, перва  группа выходов которого соединена с группой управл ющих выходов канала, втора  группа выходов первого демультиплексора соединена с второй группой информационных входов коммутатора, выход которого и четвертый выход блока синхро- низации соединены с информационным входом второго демультиплексора, первый выход которого соединен с первым информационным выходом канала, управл ющий выход первого буферного запоминающего блока соединен с п тым входом блока синхронизации , втора  группа выходов второго демультиплексора соединена с второй группой входов блока элементов ИЛЙг выход которого соединен с вторым информацией-

   ным выходом канала, первый управл ющий вход i-го (I 1, N) канала соединен с S-вхо- дом триггера отказа, пр мой выход которого соединен с шестым входом блока синхронизации и вторым управл ющим выходом 1-го О 1,N) канала, второй управл ющий выход v-ro канала (v 2, N - 1) соединен с вторым управл ющим входом ( V +1)-го канала и третьим управл ющим входом (V- 1)-го канала , второй управл ющий выход первого канала соединен с вторым управл ющим входом второго канала и третьим управл - щим входом N-ro канала, второй управл ющий вход которого соединен с вторым управл ющим входом первого канала и третьим управл ющим входом (1М-1)-го канала , второй управл ющий вход 1-го (N-ro) (I 1,N) канала соединен с S-вы-ходом триггера фиксации отказа левого канала, пр мой выход которого соединен с управл ющим входом входного мультиплексора , третий выход блока синхронизации соединен с тактовым входом второго буферного запоминающего блока, третий управл ющий вход 1-го канала соединен с S-входом триггера фиксации отказа правого канала, пр мой выход которого соединен с управл ющим входом второго демультиплексора. второй информационный выход 1-го (I 1, N - 2) канала соединен с вторым информационным входом (I + 2)-го канала, второй информационный выход (N - 1)-го канала соединен с вторым информационным входом первого канала, второй информационный выход N-ro канала соединен с вторым информационным входом второго канала, второй информационный вход i-ro(l 1, N) канала соединен с второй группой информационных входов входного мультиплексора .

   t

   т

   м ш

   шъъи

   Sf

   Ww

   Фиг

   Нет

   ошказа

   Лри о/ хазе /frt/о/тазе T ff/ттмзе легнеглб ,.ле6ого хам1н а., рЈ7#0г0 х0#ЈМ0

   -.к

   59

   60

   Я

   l