SU1198528A1 - Устройство дл обмена информацией - Google Patents

Abstract

1 .УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее Л блоков коммутации подканалов и Мгрупп подканалов , отличающеес  тем, что, с целью повышени  пропускной способности устройства, в него введены N групп блоков сопр жени  процессора с магистралью, М групп блоков сопр жени  подканала с магнстраль .ю и М групп блоков буферной пам ти, причем первые входы - выходы блоков сопр жени  процессора с магистралью п-и группы ( п 1 ,N ) образуют группу входов - выхо-. дов св зи с процессором устройства, второй вход - выход f-го блока сопр жени  процессора с магистралью Л-й группы ((- 1 , L ) соединен через соответствующую магистраль устройства с первыми входами - выходами -х блоков сопр жени  подканала с магистралью каждой группы, второй вход - выход 6-го блока сопр жени  подканала с магистралью т-й группы (т 1,М ) соединен с f-м входом - выходом первой группы т-го блока коммутации подканалов, К-ый вход - выход второй группы (,К), веко ; . 1Ц ад ii : . ;s--A которого подключен через соответствующий блок буферной пам ти к первому входу - выходу К-го подканала т-й группы, вторые входы - выходы подканалов т-й группы образуют (П-ю- группу входов - выходов св зи с внешними устройствами, устройства , причем блок, сопр жени  процессора с магистралью содержит группу магистральных усилителей-приемников, группу магистральных усилителейпередатчиков , приемный и передающий регистры, группу элементов ИЛИ, триггер , элемент ИШ, элемент ИЛИ-НЕ, . три элемента И-НЕ,. три элемента И, элемент НЕ, три элемента задержки, (Л два магистральных усилител -приемника и два магистральных усилител -передатчика , причем выход первого магистрального усилител -приемника подключен к синхровходу приемного регистра информационным входом соединенного с выходами магистраль- . ных усилителей-приемников группы и со первыми входами элемента ИЛИ и эле00 мента ИЛИ-НЕ, вторые входы которых СП подключены к выходу второго магистtsp рального усилител -приемника, пер00 вый вход и выход первого элемента И-НЕ соединены соответственно с выходом элемента ИЛИ и первым выходом второго элемента И-НЕ, выходом подключенного к входу сброса триггера, установочный вход которого соединен с выходом третьего элемента И-НЕ, а выход - с первыми входами первого и второго элементов И и через первый элемент задержки - с вторым входом второго элемента И, выходом подключенного к входам первого магистраль

Description

ного усилител -передатчика и элемента НЕ, выход которого соединен с вторымвходом первого элемента И-НЕ .И через второй элемент задержки подключен к второму входу первого элемента И, выходом пoдкjIючeннoгo к первому входу соответствующих элементов ИЛИ группы, вторые входы которых подсоединены к выходам передающего регистра, а выходы - к информационным входам магистральных усилителей-передатчиков группы, управл ющие входы которых соединены с выходами третьего элемента И и через третий элемент задержки - с входом второго магистрального усилител передатчика , выходы второго элемента- И и приемного регистра и первый и второй входы третьего элемента И, входы второго и третьего элементов И-НЕ и передающего регистра образуют первьй вход - выход блока, а входы первого и второго магистральных усилителей-приемников группы и выходы первого и второго усилителейпередатчиков и магистральных усилителей-передатчиков группы образуют второй вход - выход блока, при этом блок сопр жени  подканала с магистралью содержит группу магистрашьных усилителей-приемников, группу магистральных усилителей-передатчиков, приемньш и передающий регистры, узел сравнени  адреса, регистр адреса, регистр управлени , дешифратор, триггер, элемент задержки, три элемента И, магистральные усилители-приемники и усилитель-передатчик, причем выход магистрального усилител -приемника соединен с первыми входами первого и второго элементов И, выход которого подключен к управл ющим входам магистральных усилителей-передатчиков группы и через элемент задержки - по входу магистрального усилител -передатчика , первый вход узла сравнени  адреса соединен с выходом регистра адреса , выход - с установочным входом триггера, а второй вход - с выходами магистральных усилителей-приемников группы и информационным входом . приемного регистра, выходом подключенного к первому входу дешифратора, а управл ющим входом - к выходу первого элемента И, управл  ощему входу регистра управлени  и первому входу

третьего элемента И, первьш и второй выходы регистра управлени  соединены соответственно с вторыми входами второго и третьего элементов И и вторым и третьим входами дешифратора , а информационный вход - с первым выходом дешифратора, вторым выходом подключенного к входу сброса триггера , а третьим выходом - к управл ющему входу передающего регистра, выход которого подключен к информационным входам магистральных усилителей-передатчиков группы, второй вход первого элемента И соединен с выходом триггера, выходы магистральных усилителей-передатчиков группы, входы магистральных усилителейприемников группы, выход магистрального усилител -передатчика и вход .магистрального усилител -приемника образуют первьй вход - выход блока, вход передающего регистра, выход приемного регистра,, четвертые вход и выход дещифратора и выход третьего элемента И образуют второй вход - выход блока.

2.Устройство по п.1, о т л и чающе-ес  тем, что блок коммутации подканалов содержит L коммутаторов и L формирователей адреса, каждьй из которых содержит регистр номера подканала, выходом соединенньй с входом дешифратора, и узел приоритета, выходом соединенный с

входом шифратора адреса, причем

выход шифратора адреса К-го (,L) формировател  адреса подключен к адресному входу -го коммутатора, информационньй вход - выход которого  вл етс  -м входом - выходом второй группы блока, а группа информационных входов - выходов  вл етс  первой группой входов - выходов бло ка, вход регистра номера подканала Р-го формировател  адреса соединен с Р-ым входом - выходом первой группы блока, j-й выход (j 1, Ц). дешифратора -го формировател  адре. са соединен с I -ым входом узла приоритета j-ro формировател  адреса ,

3.Устройство по п.1, о т л и чающеес  тем, что блок буферной пам ти содержит пам ть, соединенную адресным входом с первым входом узла сравнени  и вьпсодом счетчика адреса, регистр и элемент

И, причем управл ющий вход регистра соединен с выходом элемента И, первый вход которого подключен к

первому выходу узла сравнени , вторым входом соединенного, с выходом регистра.

1

Изобретение относитс  к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах с общим парком внешних устройств. ,

Целью изобретени   вл етс  повышение пропускной способности.

На фиг.1 представлена структурна  схема устройства дл  обмена инфомацией; на фиг.2 - структурна  схема блока сопр жени  процессора с магистралью; на фиг.З - структурна  схема блока сопр жени  подканаг ла с магистралью; на фиг.4 - структурна  схема блока коммутации подка;налов; на фиг.З - структурна  схема, блока буферной пам ти; на фиг.6 блок подканалов; на фиг.7 - алгоритм работы подканала.

Устройство дл  обмена данными (фиг.1 ),подключенное к процессорам 1 через блоки 2 сопр жени  процессора с магистралью, содержит аппаратурные модули 3, каждый из которых включает группу блоков 4 сопр жени  подканалов с магистралью, блоки 5 коммутации подканалов, блоки 6 буферной пам ти, группу блоков 7 подканалов и общий парк В внешних устройств (ПВУ)..

Блок 2 .сопр жени  процессора с магистралью (фиг,2 ) содержит группу магистральных усилителей-приемников и грулпу магистральных усилителейпередатчиков 10, приемньй 11 и передакнций 12 регистры, триггер 13, элементы ИЛИ 14,15, элемент И1Ш-НЕ 16, элементы И-НЕ 17-19, элементы И 2022 , элемент НЕ 23, элементы 24-26 задержки, магистральные усилителиприемники 27,28 и магистральные усилители-передатчики 29,30.

Блок 4 сопр жени  подканала с магистралью (фиг.3) содержит группу магистральных усилителей-приемников 31, группу магистральных усилителей-передатчиков 32, пр11емный 33 и передающий 34 регистры, узел 35 сравнени , регистр 36 адреса, регистр 37 управлени , дешифратор 38, триггер 39, элемент 40 задержки, элементы И 41-43, магистральный усилительприемник 44 и магистральный усилитель-передатчик 45.

Блок 5 коммутации подканалов (фиг.4) содержит регистры 46 номера подканала, дешифраторы 47, узлы 48 приоритетов, шифраторы 49, группы мультиплексоров-демультиплексоров 50.

Блок 6 буферной пам ти (фиг.5) содержит буферное запоминающее устройство 51, счетчик 52 адреса, регистр 53, узел 54 сравнени  и элемент И 55.

Блок 7 подканала (фиг.6) содержит группу регистров 56 общего назначени , приемный регистр 57, передающий регистр 58, арифметико-логическое устройство 59, регистр 60 состо ний,: пам ть 61 микрокоманд, регистр 62 адреса пам ти микрокоманд , выходной регистр 63 пам ти микрокоманд, мультиплексор 64, регистр 65 признаков, регистр 66 ввода - вьшода, группу 67 магистральных усилителей-приемников и усилителей-передатчиков .

Устройство содержит также входы - выходы 68-81 блоков (фиг.2-6 }.

Устройство дл  обмена информацией работает следующим образом.

Обмен информацией ме ду процессорами 1 и внешн(д4и устройствами из общего ПВУ 8 состоит из следующих этапов: выбор аппаратурного моду  3, подканала 7 и передача управ ющей информации и данных или только управл ющей информации, если заан режим чтени  из процессора, в

буферную пам ть, выбранного аппаратурного модул ; обмен данными между подканалом и заданным ВУ; передача информации о состо нии и данных или только информации о состо нии, при исполнении режима записи от подканала в процессор.

Выбор аппаратурного модул  3 и подканала 7,.обмен данными между процессорами 1 и выбранным подканалом 7, а также вьщача вектора прерывани  осуществл ютс  по одной из магистралей обмена. Кажда  магистраль обмена включает линии передачи данных ШИН-Д, по которым осуществл етс  обмен информацией между процессорами 1 и аппаратурными модул ми 3 устройства; линии управл ющей части интерфейса, которые предназначены дл  захвата общей шины со стороны процессора и дл  индентификации информации, наход щейс  на лини х иШН-Д.

Процедура обмена информацией начинаетс  выдачей одним из процессоров 1 сигнала на двунаправленную линию захвата магистрали, котора  объедин ет все процессоры 1. Наличие этого сигнала на линии воспринимаетс  остальными процессорами 1, как признак зан тости магистрали. Вновь выдача сигнала ЗАХВАТ процессором 1 возможна , если магистраль свободна.

Дл  исключени  одновременной выдачи сигнала ЗАХВАТ несколькими процессорами блок 2 сопр жени  процессора с магистралью обеспечивает захват магистрали одному процессору, имеющему более высокий приоритет среди процессоров, претендующих на захват магистрали. Дл  этого камщый пр-оцессор 1 при захвате магистрали по лини м ШИН-Д передает однопозиционньй код приоритета А, которьй воспринимаетс  всеми процессорами 1. начинающими захват магистрали.. Кажды процессор Ij начинающий захват,магистрали , анализирует код, установленный на лини х иШН-Д, и если там присутствует номер процессора более высокого приоритета, захват прекращаетс . Процессор 1, захвативший магистраль , выдает по лини м ШЙН-Д управл ющее слово процессора (УСП), содержащее номер аппаратурного моду .л  3, номер подканала, номер ВУ и соб.ственный номер процессора 1 . Аппаратурный модуль, опознавший

адрес, установленный на ЩИН-Д, логически подключаетс  в магистрали и по лини м ИШН-Д передает процессору 1 слово состо ни , содержащее собственный адрес выбранного аппаратурного модул  3 и подканала 7, а такж информацию о техническом состо нии аппаратуры подканалов 7 и ВУ. Процессор 1 после анализа слова состо ни  выдает но магистрали сигнал начала св зи, после чего выбранный пканал по лини м ШИН-Д принимает от процессора 1 в блок 6 буферной пам ти подканала 7 управл ющую информацию (программу канала и данны предназначенные дл  ВУ. Если задан режим приема информации, из ВУ по лини м 111ИН-Д в запоминаннцее устройство подканала 7 передаетс  только управл юща  информаци . На этом заканчиваетс  первый этап процедуры омена , и процессор 1 освобождает магистраль , .снима  сигнал захвата. После этого процессор 1 может по той же или другой магистрали начать новую операцию обмена через любой свободный подканал 7.

Второй этап процедуры обмена с ВУ производитс  подканалом автономно (без участи  процессора 1 ) в соответстбии с программой подканала прин той в буферную пам ть 6 на первом этапе. Обмен данными между подканалом 7 и ВУ осуществл етс  в интерфейсе в монопольном режиме.

Процедура обмена по магистрали начинаетс  вьщачей от процессора сигнала запроса магистрали по линии 68.

Если щина 69 данных в текущий момент зан та, то сигнал запроса блокируетс  сигналом линии 70 ЗАХВАТ , поступающим через магистральный усилитель-приемник 28 и элемент ИЛИ-НЕ 16 на вход элемента И-HF 19. Процессор ожидает момента освобождени  магистрали. При освобождении магистрали на всех лини х тины данных и линии ЗАХВАТ будут нулевые уровни, поступающие на входы элемента ИЛИ-НЕ 16, единичный сигнал с его выхода  вл етс  рйзрешшощим .дл  прохождени  сигнала запроса через элемент И-НЕ 19 на установку триггера 13 через элемент И 20, эле- . мент РШИ 15, один из группы усилителей-передатчиков 10 возбуждает один из разр дов шины данных. Этот

разр д определ ет однопозиционный код приоритета. От начала выдачи кода приоритета в течение времени ТУ/2, где Т- врем  распространени  сигнала в линии между крайними процессорами, процессор 1 провер ет , не передают ли другие процессоры старшие коды приоритетов. Разр ды шины данных, значени  которых выше собственного кода приоритета, поступают в каждом процессоре на элемент ИЛИ 14, а значит, сигнал от процессора, имеющего пр эритет вьше, вызьгоает на выходе элемента ИЛИ 14 единичный уровень, привод щи к сбросу триггера 13 через открытые элементы И-НЕ 17,18 и, следовательно , к сн тию кода приоритета с шины данных.

Если на пгане данных старших кодов приоритета за врем , определ емое задержкой 24, сигналов не по вл етс , то в линию ЗАХВАТ вьщаетс  единичный сигнал, который, пройд  через элементы ИЛИ 14, И-НЕ 17 и 18 удерживает триггер 13 в сброше 1ном состо нии в процессорах, приоритет которых ниже, или в процессорах, которые начали борьбу за шину позже Об успешном завершении операции захвата информационной шины процессору сообщает сигнал с элемента И 2 по выходу 71.

В режиме установлени  св зи процессор по шине 69 передает во все аппаратурные модули 3 код адреса с нцентификатором адреса. Поступающий по шине 69 код адреса сравниваетс  на узле 35 сравнени  с содержимым регистра 36, хран щего собственный адрес. При совпадении поступакнцего кода адреса с кодом регистра 36 на выходе узла 35 сравнени  по вл етс  сигнал, который включает триггер 39. Единичный сигнал с триггера 39 подключает приемный регистр 33 и магистральные усилители-передатчики 32 к информационнрй шине 69.

После установлени  св зи процессор передает по шине 69 управл ющие слова с соответствующими нцентификаторами . Управл юща  информаци  из блока 2 сопр жени  процессора с магистралью через группу магистральньгх усилителей-приемников 31 поступет на регистр 33, запись в который

осуществл етс  импульсом сопровождени , поступающим по линии 72 через магистральный усилитель-приемник 44 и элемент И 41.

Передача данных осуществл етс  в синхронном режиме, т.е. без ожидани  сигнала подтверждени  приема данных. Направление передачи данных кодируетс  разр дными признаками в управл ющем слове. Если процессор  вл етс  источником передаваемых . данных, то после захвата шины даннь.1х процессор по входу 73 записывает в регистр слово данных и .служебные сигналы, а на выходе 74 выставл ет потенциальньш сигнал разрешени  на первьш вход элемента И 22. Синхронизирующие импульсы по входу 75 поступают на второй вход элемента И 22.

Импульс с выхода элемента И 22 стробирует группу магистральньк усилителей-передатчиков 10 и устанавливает на шине 69 данных слово данных , а также одновременно через элег мент 26 задержки и усилитель-передатчик 30 по выходу 72 выдает импульс сопровождени .

После подключени  аппаратурного модул  3 к процессору на регистре 33 записьшаетс  управл ющее слово процессора , содержащее номер подканала. Из регистра 33 по сигналу с дешифратора 38 номер подканала переписьшаетс  в регистр 46 и с его выхода

поступает на дешифратор 47 блока коммутации подканалов (фиг.4 ). Сигналы . с выходов дешифратора 47 поступают

на узел 48 приоритета как сигналы

запроса подканала. Узел 48 приоритета реализует принцип обслуживани  первым пришел - обслужен первым.

При одновременном поступлении запросов из разных магистралей узел

48 приоритета подключает приоритетную магистраль. Номер выхода приоритетного узла соответствует номеру магистрали, получившей св зь с подканалом . Сигнал с выхода узла 48

приоритета, поступающий на шифратор 49, преобразует однопозициоиный код номера магистрали в двоичный. Двоичный код номера магистрали с выхода шифратора 49 поступает на адресные

входы группы мультиплексоров-демультиплексоров 50, ВЕЛПОЛНЯЮЩИХ роль двунаправленных коммутирующих элементов .

Если за врем  одного такта синхронизирующих сигналов ответ на запрос о готовности подканала не приходит , то в регистр 34, в котором формируетс  слово состо ни , записываетс  указатель Подканал зан т. Начальный адрес массива данных постзтает их процессора 1 на адресный счетчик 52, а конечный адрес массива - в регистр 53.

Импульсы сопровождени , поступающие из процессора через коммутатор 5 на счетный вход счетчика 52 адреса, увеличивают каждьй раз на единицу значение счетчика. Данные, поступающие из процессора, записьшаютс  в буферное запоминающее устройство 51 в пор дке возрастани  адресов. На узле 54 происходит сравнение текущего значени  счетчика с содержимым регистра 53.При сравненииадресов по линии 76 в подканал выдаетс  сигнал об окончании приема массива данных.

Передача данных из буферного запоминающего устройства 51 по личин 77 через коммутатор 5 в процессор продолжаетс  до тех пор, пока не произойдет сравнени  адреса, записанного в регистре 53, со значением счетчика 52, т.е. после передачи заданного количества слов.

Подканал 7 построен на микропрограммном принципе. Микрокоманда, наход ща с  в регистре 63 пам ти микрокоманды, формирует множество сигналов управлени .Адрес следующей микрокоманды получаетс  посредством переноса адресного пол  микрокоманды в регистр 62 адреса и : посредством использовани  мульти- , плексора 64 дл  формировани  адреса условного перехода в микрокоманде

В подканале дл  хранени  данных используютс  регистры 58 и 57, а дл  управл ющей информации используютс .  регистры 56 общего ; назначени , регистры 65 признаков, регистр ьи состо ний. Один из регистров 56 общего назначени  при вьшолнении операции передачи данных используетс  как счетчик байтов.

Регистр 65 признаков и регистр 60 состо ний хран т данные, необходимые дл  управлени  каналом. Арифметико-логическое устройство 59 реализует ар;№1)метические операции, необходимые дл  модификации счета данных, адреса данных, гщреса управл ющего слова подканала.

Операци  пересыпки данных выполн етс  по мере поступлени  из внешнего устройства запросов на обслуживание , на которые канал вьщает ответы , и продолжаетс  до тех пор, пока содержимое счетчика байтов не станет равным нулю. После этого

подканал вьщает в ВУ последовательность сигналов свидетельствующих об окончании операции.

При поступлении байта конечного состо ни  от ВУ и приема его в регистр 65 узел 64 управлени  вырабатывает адрес перехода к микропрограмме обслуживани  конечного состо ни . Далее формируетс  прерывание, которое вьщаетс  в процессор.

Все эти операции в интерфейсе ввода-вывода выполн ютс  стандартной последовательностью.

Канал может выполн ть канальную программу состо щую из последовательности командных слов канала, хран щихс  в пам ти 61 микрокоманд канала.

4 у

г

в

«-S

е

s-

1н

f

ь

g fTfje

5|

62

-

-

€-j

7/

б

-

€Зг

е-

3м

/1-. /

7

d

-

t8

J7

i-«j

//

г

2i

ISj a;

73

/2

ЙГ

fe

И32

3f

fr

J Г

г

15

hff

№

3

33

7EI

5 -

38

та

72

47,

D

7ff

ff7

Claims (3)

1.УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее Λ блоков коммутации подканалов и Мгрупп подканалов, отличающееся тем, что, с целью повышения пропускной способности устройства, в него введены N групп блоков сопряжения процессора с магистралью, М групп блоков сопряжения подканала с магистралью и М групп блоков буферной памяти, причем первые входы - выходы блоков сопряжения процессора с магистралью η-й группы ( и = 1 , N ) образуют п~ю группу входов - выходов связи с процессором устройства, второй вход - выход £-го блока сопряжения процессора с магистралью р-й группы ((?-' 1,L ) соединен через соответствующую магистраль устройства с первыми входами - выходами £-х блоков сопряжения подканала с магистралью каждой группы, второй вход - выход £-го блока сопряжения подканала с магистралью т-й группы (гп = 1,М ) соединен с £-м входом - выходом первой группы т-го блока коммутации подканалов, К~ый вход - выход второй группы (К = 1,К), которого подключен через соответствующий блок буферной памяти к первому входу - выходу К~го подканала пт-й группы, вторые входы - выходы подканалов m-й группы образуют in-ю· группу входов - выходов связи с внешними устройствами, устройства, причем блок, сопряжения процессора с магистралью содержит группу магистральных усилителей—приемников, группу магистральных усилителейпередатчиков , приемный и передающий регистры, группу элементов ИЛИ. триггер, элемент ИЛИ, элемент ИЛИ-НЕ, три элемента И-НЕ, три элемента И, элемент НЕ, три элемента задержки, два магистральных усилителя-приемника и два магистральных усилителя-передатчика. причем выход первого магистрального усилителя-приемника подключен к синхровходу приемного регистра, информационным входом соединенного с выходами магистраль- . ных усилителей-приемников группы и первыми входами элемента ИЛИ и элемента ИЛИ-НЕ, вторые входы которых подключены к выходу второго магистрального усилителя-приемника, первый вход и выход первого элемента И-НЕ соединены соответственно с выходом элемента ИЛИ и первым выходом второго элемента И-НЕ, выходом подключенного к входу сброса триггера, установочный вход которого соединен с выходом третьего элемента И-НЕ, а выход - с первыми входами первого и второго элементов И и через первый элемент задержки - с вторым входом второго элемента И, выходом подключенного к входам первого магистральSU 1198528 ного усилителя-передатчика и элемента НЕ, выход которого соединен с вторым-входом первого элемента И-НЕ .И через второй элемент задержки подключен к второму входу первого элемента И, выходом подключенного к первому входу соответствующих элементов ИЛИ группы, вторые входы которых подсоединены к выходам передающего регистра, а выходы - к информационным входам магистральных усилителей-передатчиков группы, управ- . ляющие входы которых соединены с выходами третьего элемента И и через третий элемент задержки - с входом второго магистрального усилителяпередатчика, выходы второго элемента -И и приемного регистра и первый и второй входы третьего элемента И, входы второго и третьего элементов И-НЕ и передающего регистра образуют первый вход - выход блока, а входы первого и второго магистральных усилителей-приемников группы и выходы первого и второго усилителейпередатчиков и магистральных усилителей-передатчиков группы образуют второй вход - выход блока, при этом блок сопряжения подканала с магистралью содержит группу магистральных усилителей-приемников, группу магистральных усилителей-передатчиков, приемный и передающий регистры, узел сравнения адреса, регистр адреса, регистр управления, дешифратор, триггер, элемент задержки, три элемента И, магистральные усилители-приемники и усилитель-передатчик, причем выход магистрального усилителя-приемника соединен с первыми входами первого и второго элементов И, выход которого подключен к управляющим входам магистральных усилителей-передатчиков группы и через элемент задержки - по входу магистрального усилителя-передатчика, первый вход узла сравнения адреса соединен с выходом регистра адреса, выход - с установочным входом триггера, а второй вход - с выходами магистральных усилителей-приемников группы и информационным входом . приемного регистра, выходом подключенного к первому входу дешифратора, а управляющим входом - к выходу первого элемента И, управляющему входу регистра управления и первому входу третьего элемента И, первый и второй выходы регистра управления соединены соответственно с вторыми входами второго и третьего элементов И и вторым и третьим входами дешифратора, а информационный вход - с первым выходом дешифратора, вторым выходом подключенного к входу сброса триггера, а третьим выходом - к управляющему входу передающего регистра, выход которого подключен к информационным входам магистральных усилителей-передатчиков группы, второй вход первого элемента И соединен с выходом триггера, выходы магистральных усилителей-передатчиков группы, входы магистральных усилителейприемников группы, выход магистрального усилителя-передатчика и вход .магистрального усилителя-приемника образуют первый вход - выход блока, вход передающего регистра выход приемного регистра,· четвертые вход и выход дешифратора и выход третьего элемента И образуют второй вход - выход блока.

2. Устройство по п.1, о т л и - чающе^_еся тем, что блок коммутации подканалов содержит· L коммутаторов и L формирователей адреса, каждый из которых содержит регистр номера подканала, выходом соединенный с входом дешифратора, и узел приоритета, выходом соединенный с входом шифратора адреса, причем ___ выход шифратора адреса 0-го (f=l,L) формирователя адреса подключен к адресному входу 0-го коммутатора, информационный вход - выход которого является ?-м входом - выходом второй группы блока, а группа информационных входов - выходов является первой группой входов - выходов блока, вход регистра номера подканала ?-го формирователя адреса соединен с ?-ым входом - выходом первой группы блока, j-й выход (j =1 , ц ). дешифратора ? -го формирователя адре». са соединен с £-ым входом узла приоритета j-ro формирователя адреса ,

3. Устройство по п.1, о т л и чающееся тем, что блок буферной памяти содержит память, соединенную адресным входом с первым входом узла сравнения и выходом счетчика адреса, регистр и элемент

И, причем управляющий вход регист- первому выходу узла сравнения, ра соединен с выходом элемента И, вторым входом соединенного, с выхопервый вход которого подключен к дом регистра.