SU1524062A2 - Устройство дл сопр жени цифровой вычислительной машины с внешними устройствами - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных комплексах. Цель изобретени  - повышение достоверности работы устройства. Это достигаетс  введением в каждый блок св зи устройства второго элемента НЕ и четвертого элемента И. 5 ил.

Description

Изобретение относитс  к вьиисли- тельной технике, может быть  споль- зовано дл  сопр жени  ЭВМ с магистральной организацией интерфейса, например ЭВМ Электроника 60 с внешними устройствами, и  вл етс  усовершенствованием устройства по авт.св. № 121174А.

Цель изобретени  - повьшение достоверности работы устройства.

На фиг.1 представлена блок-схема устройства; на фиг.2 - функциональна  схема блока прерьшаний; на фиг.З - 5 - временные диаграммы работы устройства.

Устройство (фиг.1) содержит процессор 1, канальные шины 2, содержащие группу двунаправленных шин адреса Данных КДА, количество которьк равно разр дности процессора, шину синхронизации активного устройства КСИА, шину ввода данных в ЭВМ Кввод, шину вьшода данных из ЭВМ во внешнее устройство Кввод, шину обращени  к внешнему устройству КВУ,

-Лину синхронизации пассивного устройства КСИП, тину требовани  KT1IP и шину предоставлени  прерьшани  Ю111Р, группу приемопередатчиков 3, количество которых равно количеству шин КДА, каждый приемопередатчик 3 содерткит передающий 4 и приемный 5 ключи (по отношение к ЭВМ), регистр 6 адреса, первый дешиф ратор 1 адреса, второй дешифратор 8 адреса, формирователь 9 одиночных импульсов, триггер 10, элемент ИЛИ 11, элемент ИЛИ 12, элементы И 13 и 14, элемент ИЛИ 15, элемент 16 запрета, счетчик 17 импульсов , шину 18 тактовых импульсов ТИ, элемент И 19, группу 20 шин данных, количество которых равно разр дности процессора, первую 21 и вторую 22 группы адресных шин (про- изведение количества шин в группе 21 на количество шин в группе 22 не должно быть меньше общего количества возможных адресов в устройстве), шину Ввод 23, шину Вьшод 24, разрешени  формировани  сигнала СИП ,

С2

группу шин Готовность 26, количество которых равно количеству возможных внешних прерьшаний, элементы И 27 и 28, регистр 29 защиты, группу эле- ментов И 30, количество которых равно количеству шин 26, блок 31 прерываний , элемент И 32, элемент НЕ 33, группу элементов И 34, количество которых равно количеству шин 26, группу элeмeнfoв И 35, количество которых равно разр дности двоичного кода адреса вектора прерьшани , k блоков 36 св зи, в состав каждого из кото

блока 36 св зи вход т регистры 37 и 38 и триггер 44 готовности, хот  в другом конкретно вз том блоке св зи отдельных узлов может не быть,

Устройство работает следующим об- ра ом.

В режиме Ввод (фиг.З) информаци  с блока 36, а точнее с регистра 38 передаетс  в процессор 1. Цикл ввода начинаетс  с по влени  на шинах КДА кода адреса выбранного блока 36 и одновременного по влени  на шине КВУ сигнала, который несет

рых вход т регистр 37 приема, регистр 15 информацию о том, что данный адрес на 38 передачи (по отношению к внешнему шинах КДА относитс  к внешнему устройству), элементы И 39-41, эле- устройству. Далее (с задержкой пор дка 300 не) на шине КСИА по вл етс  сигнал, передний фронт которого 20

мент НЕ 42, группа элементов И 43, количество которых равно разр дности .регистра 38 и не превышает разр дности процессора, триггер 44 готовности , группа шин 45 дл  подачи информации на входы регистра 38, шина 46 дл  управлени  записью информации в регистр 38, элемент НЕ 47 и элемент 25 И 48.

Блок 31 прерьшаний (фиг.2) содержит коммутатор 49, триггеры 50 и 51, элемент И 52, счетчик 53 импульсов , группу входных 54 и группу, выход-JQ

ных 55 шин, входные управл ющие шины 56 и 57, тактовую 58 и выходную 59 шины.

Объединение вьгходов элементов, навоздеиствует на синхровход триггера 10, на D-входе которого в этот момент времени присутствует сигнал с шины КВУ.На нулевом входе его присутствует нейтральный потенциал, не вли ющий на работу триггера 10. Таким образом информаци  с D-входа по переднему фронту сигнала с шины КСИА переписьшаетс  на выход триггера 10, измен   его состо ние. Это изменение потенциала на входе триггера 10 воздействует на вход записи регистра 6 адреса, в который с шин КДА за- письгоаетс  код адреса выбранного внешнего устройства, и одновременпример , группы элементов И 34 с груп- но разрешающий потенциал подаетс  на

пой элементов И 43 и группой элементов И 35 на группе шин 20 данных или элементов НЕ 42 и 43 на шине 25 достигаетс  за счет того, что в качестве элементов, выходы которых объедин ютс , примен ютс , например, ключи с открытым коллекторным выходом и общей нагрузкой или специальные винные усилители с трем  состо ни ми: единица, ноль, обрьш.

На фиг.1 изображен один блок 36 св зи, но количество их может быть достаточно большим, ограничива сь количеством возмэжных адресов в ЭВМ и нагрузочной способностью передатчиков 4. Дл  увеличени  коэффициента - )азветвлени  по выходу передатчиков 4 в качестве входных элементов ре- г 1стров 37 можно примен ть КМОП-клю- чи, которые обладают большим входным сопротивлением и одновременно могут выполн ть роль входных фильтров , повыша  тем самым помехоустойчивость обмена информации. В состав

40

45

50

55

стробирующие входы дешифраторов 7 и 8 адреса. Далее (через врем  пор дка 100 цс) с шин КДА снимаетс  адрес, очищаетс  шина КВУ, выраба- тьшаетс  сигнал на шине Кввод, сигнализиру  о том, что процессор 1 готов прин ть данные от блока 36 и ожидает поступлени  сигнала на шине КСИП. Одновремейно код адреса с выходов регистра 6 поступает на входы дешифраторов 7 и 8, на выходах которых по вл ютс  позиционные коды-, со ответствующие старшей и младшей част м кода адреса на выходе регистра 6 Таким образом дешифраторы 7 и 8 осуществл ют неполную дешифрацию кода адреса, и поэтому на одной шине из группы 21 шин rf на одной шине из группы 22 шин по вл ютс  единичные уровни, которые поступают на входы элемента И 39. Совпадение единичных уровней на входах элемента И 39 происходит потому, что в насто щий момент в регистре 6 записан адрес именинформацию о том, что данный адрес на шинах КДА относитс  к внешнему устройству. Далее (с задержкой пор дка 300 не) на шине КСИА по вл етс  сигнал, передний фронт которого

воздеиствует на синхровход триггера 10, на D-входе которого в этот момент времени присутствует сигнал с шины КВУ.На нулевом входе его присутствует нейтральный потенциал, не вли ющий на работу триггера 10. Таким образом информаци  с D-входа по переднему фронту сигнала с шины КСИА переписьшаетс  на выход триггера 10, измен   его состо ние. Это изменение потенциала на входе триггера 10 воздействует на вход записи регистра 6 адреса, в который с шин КДА за- письгоаетс  код адреса выбранного внешнего устройства, и одновремен0

5

0

5

стробирующие входы дешифраторов 7 и 8 адреса. Далее (через врем  пор дка 100 цс) с шин КДА снимаетс  адрес, очищаетс  шина КВУ, выраба- тьшаетс  сигнал на шине Кввод, сигнализиру  о том, что процессор 1 готов прин ть данные от блока 36 и ожидает поступлени  сигнала на шине КСИП. Одновремейно код адреса с выходов регистра 6 поступает на входы дешифраторов 7 и 8, на выходах которых по вл ютс  позиционные коды-, соответствующие старшей и младшей част м кода адреса на выходе регистра 6, Таким образом дешифраторы 7 и 8 осуществл ют неполную дешифрацию кода адреса, и поэтому на одной шине из группы 21 шин rf на одной шине из группы 22 шин по вл ютс  единичные уровни, которые поступают на входы элемента И 39. Совпадение единичных уровней на входах элемента И 39 происходит потому, что в насто щий момент в регистре 6 записан адрес именно этого блока 36. С выхода элемента И 39 единичный уровень поступает на входы элемента И 41 и элемента НЕ 42 Единичный уровень с выхода триггера 10 поступает на вход элемента И 13, па другом входе которого присутствует единичный уровень с шины Кввод. Сигнал с выхода элемента И 13 поступает через шину 23 Ввод на первьй вход элемента И 41, а также на входы элемента ШШ 15 и элемента ИЛИ 11 На запрещающем втором входе элемента 16 запрета присутствует нулевой уровень с выхода элемента НЕ 42, который разрешает прохождение импульса с выхода элемента 1-ШИ 15 через элемент 16 запрета на вход элемента 1-1Ш1 12, Единичный уровень с выхода элемента И 4 поступает на входы группы элементов И 43, разреша  прохождение информации с выходов регистров 38 на z pyrjny 20 шии данных и далее на входы приемн 1х ключей 5,

Одновременно сигнал с выхода элемента И 41 поступает на вход элемента НЕ 47, с выхода которого нулевой сигнлл поступает на перв1)1й ьход элемента И 4, блокиру  поуиглрние на его выходе сиг нала в регистр 38, В pesyjibTaxe ггри поступ-.ании из внешнего устройства следующего слова содержащего информации о состо  и-,и лнешнего устройства; ira вход рйгист- ра 38 и по влении ст .тнлла H;i входе 46 сигнал записи л регистр 38 на выходе элемента И 48 не формируетс  и изменение состо ни  регистра 38 передачи отсут ствует.

Единичный уровень с вькода элемента ИЛИ 11 разрешает прохождение информацт через приемные ключи 5 на шины КДА, Едини1 -.и„й уровень с выхода элемента ИЛИ 12 поступает на установочный вход счетчика 17 импульсов , который находитс  в нулечюм состо нии под посто нным воздействием нулевого потенциала,Сн тие запрета приводит к тому, ч Ю счетчик 17 начинает считать входные импульсы, непре- рьтно поступающие на его счетный 13ХОД. lepes onpeAej .eiuroe врем  по вл етс  сигнал на втопом выходе счетчика 17, а затем на первом еге пыхо- де , которьй соединен с шиной КСИИ. Процессор 1 принимает сигнал с шины Кввод, Сн тие сигнала с шины Кввод приводит к закрыванию элемен0

тов и 13 и 41 и далее группы элементов И 43 и группы приемных ключей 5, На установочном входе счетчика 17 по вл етс  нулевой потенциал, перевод щий счетчик I7 в нулевое состо ние , снима  сигнал на шине КСИП и заверша  операцию передачи данных, Процессор 1 снимает сигнал с шины КСИА. По заданному фронту формирователь 9 формирует короткий импульс, который поступает на установочный вход триггера 10 и переводит его в исходное нулевое состо ние, заверша ,

5 тем , канальный цикл Ввод,

При окончании цикла Ввод на выходе элемента И 41 по вл етс  нулевой сигнал, в соответствии с которым осуществл етс  сброс триггера 44, а на

0 выходе элемента НЕ 48 по вл етс  еди- ничньгй сигчап, разрешающий передачу сит-чала с входа 46 на вход регистра 38 и единичный вход триггера 44,, В результате при наличии на входе 46

5 сигнала, свидетельствующего о поступлении очередного слова на вход 45, на выходе элемента И 48 формируетс  , в соответствии с которым ос ааестз,1;:ет. установка триггер:-: 44

;; готовности И 3aiiHC.ij информации с

- 3 ь рег-ис.тр 38 передачи, Даль- ;;eiiui,a;{ работа устройства осуществл етс   }ишо ично описанному, В случае еисг1равности выбранного блока 36 или при его отсутствии на шиле-- 26 на- :од,тс  един;1чньп1 уровень паи состо ние обрьша лин;111, что приводит к зап- reщeниl J :1рохож;11- Ни  сигнал;; через г лемент 16 злпрета на установочный  ход счетчика 17, На шине КСИП не формируетс  и (через воем  пор дка 10 МКС после выработки сигнала на UIKHB Кввод) процессор I поре- хопит к обслуживаник внутреннего пре5 рывани  по ошибке обращени  к каналу. TriKiiM )бразом, достаточно простыми средствами осуществл етс  контроль налргчи  (исправности) выбранного внешнего устройства.

В режиме Вывод (фиг.4) информаци  с процессора 1 записываетс , например, в регистр 37 блока 36, Цикл вьшода информации начинаетс  также с по влени  на шинах КДА кода адреса выбранного блока 36 и одновременного по и.чени  на шине КВУ соответствующего сигнала. По переднему фронту сигнала с шины КСИА триггер 10 переходит в единичное состо 5

0

0

ние, происходит запись адреса в регистр 6 адреса, и на стробирующие входы дешифраторов 7 и 8 подаетс  разрешающий потенциал. Единичные уровни с выходов дешифраторов 7 и 8 через шины 21 и 22 поступают на входы элемента И 39 выбранного блока 36.

Процессор 1 снимает адрес с шин КДА и очищает шину КВУ. Далее процессор 1 помещает на шины КДА данные и (с задержкой пор дка 100 не) вырабатьшает сигнал на шине Квьшод, который через элемент И 14 и через элемент ИЛИ 15 поступает на вход элемента 16 запрета, а также разрешает прохо;кдение информации через группу передакздих ключей 4 на группу 20 шин данных. Единичный уровень с выхода элемента И 39 поступает на вход элемента И 40 и выход элемента НЕ 42, на выходе которого по вл етс  нулевой (разрешающий) потенциал, поступающий через шину 25 на запрещающий вход элемента 16 запрета. Сигнал с выхода элемента ИЛИ 1 5 через элемент 16 запрета и элемент ИЛИ 12 поступает на установочный вход счет чика 17, дава  ему разрешение на счет импульсов. Через определенное врем , регулируемое коэффициентом пересчета счечтика 17, на первом выходе его по вл етс  единичный уровень, который через элемент И 19 поступает на ипшу Вьшод 24 и далее на первый вход элемента И 40. К этому моменту времени на группе шин 20 данных должны закончитьс  все проходные процессы и переключитьс  КМОП-ключи на входах регистра 37, которые, име  более низкое быстродействие, чем основные элементы , и большое входное сопротивление , допускают значительное удаление внешних устройств без применени  специальных кабелей св зи, а также значительно увеличивают допускаемое их количество. При удалении внешних устройств КМОП-ключи необходимо так- де включать на входах приемных ключей 5, которые соединены с группой 20 шин данных.

Изменение потенциала на выходе элемента И 40 разрешает запись информации с шин 20 данных в регистр 37.

Затем на первом выходе счетчика 17 по вл етс  сигнал, поступающий на шину КСИП. Процессор 1, получив .этот сигнал, очип(ает шину Квьшод, что приводит к сн тию сигнала на

40628

шине КСИП, и затем снимает информацию с шин КДА и очищает шину КСИА. По окончании импульса на шине КСИА формирователь 9 вырабатывает импульс небольшой длительности, который возвращает триггер 10 в исходное запрещающее состо ние. На этом заканчиваетс  цикл Вывод. Контроль наличи  блока 36 происхо - дит аналогично описанному.

10

0

5

0

5

0

5

0

5

Прерывание программы процессора 1 происходит следующим образом.

Блоки 36 св зи, способные вызвать прерывание программы процессора 1, имеют триггер 44 готовности. Переход его в единичное (активное) состо ние происходит одновременно с записью информации в регистр 38 по сигналу с шины 46. Единичный потенциал с выхода триггера 44, несущий информацию о том, что блок 36 готов к передаче данных,поступает на одну из шин группы 26 и далее на вход одного из элементов И 30 группы и на вход одного из элементов И 34 группы. Сигналы с разных триггеров 44 готовности имеют разную приоритетность . Наивысший приорит ет у сигнала , поступающего на вход первого элемента И 30 из группы, который на фиг.1 Изображен сверху, далее сверху вниз приоритетность убывает. Регистр 29 защиты служит дл  разрешени  или запрета прохождени  сигналов прерьта- ни  от тех или иных триггеров 44 готовности . Дл  реализации этой функции в регистр 29 защиты в цикле Вьгоод записьшаетс  код защиты, который, поступа  на вторые входы группы элементов -И 30, разрешает или запрещает прохождение сигналов от триггеров 44 готовности на входы блока 31 прерывани . При полном запрете прохождени  всех сигналов через группу элементов И 30 процессор 1 может считать состо ние триггеров 44 в цикле Ввод через группу элементов И 34. Дл  этого выбираетс  необходимый адрес, по которому срабатьшает элемент И 27, и далее по сигналу на шине Кввод сигнал с вькода элемента- И 32 разрешает прохождение информации с выходов триггеров на группу 20 шин данных и далее на шины КДА, Низкий потенциал на выходе элемента НЕ 33 разрешает формирование сигнала на шине КСИП.

Если прерьшани  разрешены, то потенциалы с выходов триггеров 44 поступают на группу входов 54 блока 31 (фиг.2). Далее инициативные сигналы поступают на входы коммутатора 49. Триггер 51 находитс  в разрешающем состо нии, и тактовые импульсы с шины 58 через элемент И 52 поступают на вход счегчика 53. Код с выхода счетчика 53 поступает на адресные входы коммутатора 49, который последвательно переключает шины 52 на входы триггеров 50 и 51 . При по влении инициативного сигнала на одном из входов коммутатора 49 этот сигнал в момент равенства счетчика 53 номеру этого входа по вл етс  на его выходе и переводит триггер 51 в запрещающее состо ние, а триггер 50 - в единично состо ние, которое поступает на шину КТПР , Далее процесс обработки сигнала прерывани  происходит аналогично описанному за исключением того,

что триггер 51 возвращаетс  в исходное разрешающее состо ние по любому сигналу на шине Ввод 23.

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  цифровой вычислительной машины с внешними ух:тройствами по авт. св. № 1211744, отличающеес  тем, что,с целью повьш1ени  достоверности работы устройства, в каждый блок св зи введены второй элемент НЕ и четвертый элемент И, причем вход второго элемента НЕ соединен с выходом третьего элемента И, выход второго элемента НЕ соединен с первым входом четвертого элемента И, второй вход которого  вл етс  входом устройства дл  подключени  к управл ющему выходу внешнего устройства, а выход св зан с единичньм входом триггера готов1 ости и входом записи регистра передачи.

   V Z3 15

   20 гг it 26 П

   фиг.1

   IL

   5H

   ti9

   57

   т

   SB

   y

   59

   r50

   55

   55

   Фиг. 2