SU1383377A1

SU1383377A1 - Устройство дл сопр жени группы процессоров с группой внешних устройств

Info

Publication number: SU1383377A1
Application number: SU864135367A
Authority: SU
Inventors: Павел Алексеевич Артамонов; Алексей Николаевич Буценко; Александр Михайлович Файнгольд
Priority date: 1986-10-14
Filing date: 1986-10-14
Publication date: 1988-03-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах , например коммуникационных комплек - сах сетей передачи данных и сетей ЭВМ. Целью изобретени вл етс повышение быстродействи . Устройство содержит узел 6 выборки и группу блоков 5 формировани сигналов обмена. 4 ил.

Description

(Л

со

00

со со

ф1/2./

Изобретение относитс к вычислительной технике и может быть использовано в многопроцессорных вычислительных системах, например коммуникационных комплексах сетей передачи данных и сетей ЭВМ.

Цель изобретени - повышение быстродействи .

На фиг. 1 представлена структурна схема устройства дл сопр жени группы процессоров с группой внешних устройств; на фиг. 2 - структурна схема блока формировани сигналов обмена; на фиг. 3 - схема узла выборки; на фиг. 4 - временна диаграмма, иллюстрируюш.а работу элементов блока формировани сигналов обмена.

Устройство содержит процессоры 1, устройство 2 дл сопр жени , внешние устройства 3, процессорные шины 4, блоки 5 формировани сигналов обмена, узел 6 выборки , линии 7 сигналов разрешени , шину 8 ввода-вывода, линии 9 сигналов блокировки .

Блок 5 содержит (фиг. 2) дешифратор 10 адреса, линию И сигнала требовани прерывани шины ввода-вывода, линию 12 сигнала требовани прерывани процессорной шины, передатчик 13, первый элемент И 14, второй элемент И 15, второй элемент ИЛИ 16, первый элемент ИЛИ 17, элемент НЕ 18, триггер 19, шифратор 20, служаш,ий дл идентификации необслуживаемого прерывани , линию 21 сигнала подтверждени прерывани и линию 22 сигналов адреса процессорной шины 4, информационные линии 23 процессорной шины 4, приемопередатчик 24, предназначенный дл соединени процессорной шины с шиной ввода-вывода.

Узел 6 выборки содержит (фиг. 3) генератор 25 импульсов, счетчик 26, дешифратор 27 и элемент ИЛИ 28.

На временной диаграмме позици ми обозначены: 29 - график сигнала 11 требовани прерывани после элемента НЕ 18 на входе элемента И 15, 30 - график сигнала 21 подтверждени прерывани на входе элемента И 15, 31 - график сигнала на выходе элемента И 15, который вырабатываетс при отсутствии сигнала 11, наличии сигнала 21 и исходном состо нии триггера 19, 32 - график сигналов идентификации необслуживаемого прерывани с выхода шифратора 20 (условно показана одна из информационных цепей 23 процессорной шины 4).

Устройство работает следуюшим образом.

Процессоры 1 многопроцессорной вычислительной системы, работа параллельно и независимо друг от друга, могут в произвольный момент времени обращатьс к внешним устройствам 3, подключенным к шине 8 ввода-вывода ( вл ющейс обшей дл всей системы). При этом дешифратор 10 адреса блока 5, через который инициируетс обра0

5

0

5

0

5

0

5

0

5

шение, дешифрирует адрес обращени на лини х 22 сигналов адреса и вырабатывает сигнал обращени , который через элемент ИЛИ 16 поступает на информационный вход триггера 19, подготавлива триггер к установке, а также на нулевой вход триггера , прекраща тем самым сброс триггера 19 управлени по нулевому входу.

Конфликт одновременного доступа нескольких процессоров 1 к шине 8 ввода- вывода разрешает узел 6 выборки, предоставл поочередно право доступа к шине 8 ввода-вывода только одному из процессоров 1 путем подачи поочередно на блоки 5 сигналов по лини м 7 разрешени .

Счетчик 26 узла 6 выборки считает тактовые импульсы с генератора 25 импульсов . К выходу счетчика 26 подключен дешифратор 27. В зависимости от кода, поступающего с выхода счетчика 26, на выходах дешифратора 27 попеременно по вл ютс сигналы, которые по лини м 7 разрешени подаютс на триггеры 19 соответствующих блоков 5. Если по переднему фронту сигнала с выхода дещифратора 27 триггер 19 не устанавливаетс , то с приходом следующего тактового импульса от генератора 25 импульсов измен етс состо ние счетчика 26 и, соответственно, сигнал 7 раз- рещени с одного блока 5 снимаетс дешифратором 27 и подаетс на другой блок 5. Если в блоке 5 триггер 19 подготовлен к установке (есть обращение от процессора 1), то по переднему фронту сигнала 7 разрешени с дешифратора 27 узла 6 выборки триггер 19 устанавливаетс и открывает приемопередатчик 24, который логически и электрически соедин ет процессорную шину 4 обратившегос процессора 1 с шиной 8 ввода-вывода, обеспечива доступ процессора 1 к внешним устройствам 3. Кроме того, сигнал с выхода триггера 19 по линии 9 запрета поступает на элемента ИЛИ 28 узла 6 выборки и выключает генератор 25 импульсов, тем самым запреща арбитраж на врем обращени процессора 1 к шине 8 ввода-вывода. После завершени обращени сигнал с выхода дещифратора 10 адреса снимаетс и через элемент ИЛИ 16 производитс сброс триггера 19 по нулевому входу в исходное состо ние, что приводит к закрытию приемопередатчика 24 и включению генератора 25 тактовых импульсов . Счетчик 26 переходит в следующее состо ние, продолжа тем самым арбитраж доступа к шине 8 ввода-вывода.

Внешние устройства 3 могут потребовать обслуживани по прерыванию, при этом необходимо, чтобы такое требование обслужил какой-либо один процессор 1. Дл обеспечени быстрой реакции процессоров на прерывание сигнал 11 требовани прерывани из щины 8 ввода-вывода от внешних устройств 3 поступает на лиНИИ 12 требовани прерывани всех процессорных шин через передатчики 13. Программное обеспечение процессоров 1 построено таким образом, что во всех процессорах 1 имеютс копии программ, обслуживани прерывани от внешних устройств 3- Каждый среагировавший на требование прерывани 12 процессор 1 формирует сигнал в линии 21 подтверждени прерывани , который из процессорной шины 4 поступает на входы первого 14 и второго 15 элементов И. Так как при этом сигнал в линии 11 требовани прерывани шины 8 ввода-вывода через элемента ИЛИ 17 также поступает на первый элемент И 14, то первый элемент И 14 открыт и сигнал с его выхода через элемент ИЛИ 16 подготавливает триггер 19 к установке по сигналу 7 разрешени с узла выборки. Второй элемент И 15 в это врем за крыт сигналом с выхода элемента НЕ 18.

В вычислительной системе могут оказатьс несколько процессоров 1, среагировавших на требование прерывани от внешних устройств 3, но по сигналу 7 разрешени с узла выборки открываетс только один из блоков 5, в котором устанавливаетс триггер 19 и открываетс приемопередатчик 24, после чего соответствующий процессор 1 получает сигналы идентификации обслуживаемого прерывани от одного из внешних устройств 3, выставивших требование прерывани (в соответствии с прин той в шине 8 ввода-вывода системой приоритетов), и переходит к программе обслуживани этого устройства. Внешнее устройство 3 снимает с шины 8 ввода- вывода сигнал требовани прерывани . Если в шине 8 ввода-вывода в данный момент нет требований прерывани от других внешних устройств 3, то сигнал в линии 11 требовани прерывани исчезает. Сигнал с выхода триггера 19 через элемент ИЛИ 17 предотвращает преждевременный сброс триггера 19 при исчезновении сигнала в линии 11 требовани прерывани . После цикла идентификации внешнего устройства 3 процессор 1 снимает сигнал 21 подтверждени прерывани , первый элемент И 14 закрываетс и триггер 19 возвращаетс в исходное состо ние.

В случае, когда только одно внешнее устройство сформировало сигнал 11 требовани прерыва11и , а в системе несколько процессоров 1 среагировали на это требование и сформировали сигнал в линии 21 подтверждени прерывани , то после того как выбранный узлом 6 процессор 1 идентифицирует внешнее устройство 3, выставившее требование 11 (путем чтени его вектора прерывани ), это устройство снимает сигнал 11 требовани . В это врем остальные среагировавшие на прерывание процессоры , сформировав сигнал 21 подтверждени прерывани , ждут доступа к шине 8 ввода-вывода с целью идентификации прерывани . В блоках 5, соответствующих этим процессорам, отсутствие сигнала 11 требовани прерывани блокирует элемент И 14 (через элемент ИЛИ 17) и, следовательно, на нулевом входе триггера 19 присутствует сигнал сброса, удерживающий этот триггер в исходном состо нии.

Инверси сигнала 11 (выход элемента НЕ 18) при отсутствии требовани прерывани , наличие сигнала 21 подтверждени прерывани и исходное состо ние триггера 19 вл ютс услови ми срабатывани элемента И 15, выходной сигнал которого активизи5 рует шифратор 20. Указанный шифратор формирует сигналы 23 идентификации необслуживаемого прерывани , поступающие в процессорную шину 4. Эти сигналы образуют код специально выбранного вектора прерывани , после чтени которого по ин формационным цеп м шины 4 (сигнал 21 подтверждени прерывани при этом снимаетс ) процессор безусловно осуществл ет выход из прерывани и возвращаетс к выполнению прерванной программы. Таким

5 образом, «с точки зрени процессора указанное прерывание вызвано псевдоустройством (вектор прерывани которого имитируетс шифратором 20), причем осуществл ть какую-либо обработку такого прерывани не требуетс . Указанный механизм обеспечива0 ет обработку прерывани одним (выбранным узлом 6) процессором I и возврат остальных среагировавших процессоров 1 к выполнению прерванных программ. Временна диаграмма, иллюстрирующа работу элементов устройства, измен ющих свое состо 5 ние в описанной ситуации, приведена на фиг. 4.

Если в вычислительной системе имеютс несколько среагировавщих на требова0 ние прерывани процессоров 1 и несколько внешних устройств 3 одновременно требуют прерывани , то одно из этих внешни.х устройств (например, самое приоритетное), идентифицируемое каким-либо одним процессором (выбранным узлом 6), снимает тре5 бование прерывани , сигнал в цепи 11 (реализованный как «Проводное ИЛИ) поддерживаетс другими внешними устройствами . При этом в блоках 5, соответствующих среагировавшим на прерывание процессорам , элемент И 15 блокирован сигна0 ло.м с элемента НЕ 18 и шифратор 20 не активизирован. Поэтому процессоры, выработав сигнал 21 подтверждени прерывани , «зависают до тех пор, пока узлом 6 с помощью сигнала 7 вновь не будет выбf . ран один из них, который идентифицирует следующее внешнее устройство, выставившее требование прерывани , и т. д. - пока не исчезнет сигнал в цепи 11, после чего оставшиес процессоры получат сигналы идентификации необслуживаемого прерывани (вектор псевдоустройства, имитируемый шифратором 20 блоков 5) и вернутс к выполнению прерванных программ.

Claims

Формула изобретени

Устройство дл сопр жени группы процессоров с группой внешних устройств, содержащее узел выборки и группу блоков формировани сигналов обмена, причем каждый блок формировани сигналов обмена содержит приемопередатчик, передатчик, дец ифратор адреса, отличающеес тем, что, с целью повышени быстродействи , в каждый блок формировани обмена введены шифратор, триггер, два элемента И, два элемента ИЛИ, элемент НЕ, причем перва группа информационных входов-выходов каждого блока формировани сигналов обмена образует соответствующую группу входов-выходов устройства дл подключени к группе информационных входов-выходов соответствующего процесора, втора группа информационных входов-выходов каждого блока формировани сигналов обмена образует соответствуюшую группу входов-выходов устройства дл подключени к общей информационной шине внешних устройств группы, при этом группа разрешающих выходов узла выборки соединена с разре- щающими входами соответствующих блоков формировани сигналов обмена группы, выходы блокировки которых соединены с соответствующими разр дами группы входов блокировки узла выборки, причем первый информационный вход-выход приемопередатчика , информационный вход дешифратора адреса, информационные выходы передатчика и шифратора, первый вход первого элемента И, соединенный с первым входом второго элемента И, образуют первую груп0

5

0

5

0

5

пу информационных входов-выходов блока формировани сигналов обмена, второй информационный вход-выход приемопередатчика , информационный вход передатчика, соединенный с первым входом первого элемента ИЛИ и с входом элемента НЕ, образуют вторую группу информационных входов-выходов блока формировани сигналов обмена, единичный выход триггера соединен с разрешающим входом приемопередатчика , с вторым входом первого элемента ИЛИ и вл етс выходом блокировки блока формировани сигналов обмена , синхровход триггера вл етс разрешающий входом блока формировани сигналов обмена, при этом в блоке формировани сигналов обмена выход первого элемента ИЛИ соединен с вторым входом первого элемента И, выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с нулевым и информационным входами триггера, нулевой выход которого соединен с вторым входом второго элемента И, выход которого соединен с информационным входом щифратора, выход элемента НЕ соединен с третьим входом второго элемента И, выход дешифратора адреса соединен с вторым входом второго элемента ИЛИ, причем узел выборки содержит генератор импульсов, счетчик, дешифратор, элемент ИЛИ, при этом группа выходов дешифратора образует группу разрешающих выходов узла выборки, группа входов элемента ИЛИ образует группу входов блокировки узла выборки, при этом в узле выборки выход элемента ИЛИ соединен с разрешающим входом генератора синхроимпульсов, выход которого соединен со счетным входом счетчика, выход которого соединен с информационным входом дешифратора .

Фаг. 2

Фа.:5