SU1550517A1

SU1550517A1 - Устройство дл обслуживани запросов

Info

Publication number: SU1550517A1
Application number: SU884378752A
Authority: SU
Inventors: Владимир Павлович Невский
Original assignee: Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority date: 1988-02-15
Filing date: 1988-02-15
Publication date: 1990-03-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в устройствах ввода информации от различных дискретных датчиков в устройство обработки данных. Цель изобретени - повышение надежности устройства за счет уменьшени веро тности переполнени блока пам ти. Устройство содержит блок управлени , регистр, блок регистров, шифратор, элемент И-НЕ, триггер, элемент И, блок пам ти, два счетчика, схему сравнени , формирователь импульсов. Изобретение обеспечивает не только преимущественное обслуживание высокоприоритетных запросов, но и безусловное обслуживание любого запроса вне зависимости от частоты следовани высокоприоритетных запросов. 4 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано в устройствах ввода информации от различных дискретных датчиков в устройство обработки данных.

Цель изобретени - повышение надежности устройства за счет уменьшени веро тности переполнени блока пам ти.

На фиг. 1 приведена структурна схема устройства; на фиг. 2 - структурна схема блока управлени ; на фиг. 3 - структурна схема блока регистров; на фиг. 4 - структурна схема блока задани режимов.

Устройство содержит блок 1 управлени , регистр 2, блок 3 регистров, шифратор 4, элемент И-НЕ 5, триггер 6, элемент 7 блока 8 пам ти, счетчик 9, счетчик 10, схему 11 сравнени , формирователь 12 импульсов, сигнальный выход 13 устройства, выход J4 прерывани устройства, вход 15 запуска устройства, вход 16 сброса устройства , тактовый вход 17 устройства , группу запросных входов 18 устройства , входы и выходы 19-24 блока 1 управлени , группу 25 информационных выходов устройства, блок 26 задани режимов, вход 27 режима устройства .

Блок 1 управлени содержит элементы НЕ 28, 29, элемент И-НЕ 30,

триггеры 31 и 32, элементы И 33, 34.

i

Блок 3 регистров содержит триггеры 35 регистра, элементы И 36, группу элементов И-НЕ 37, элемент НЕ 38.

Блок 26 задани режимов содержит триггеры 39 регистра, группу элементов И-НЕ 40, элемент ИЛИ 41, элемент И 42,

ел

СП

о

СП

ГааА,

31550

Устройство работает следующим образом

В случае одновременного поступлени сигналов от внешних устройств на входы 18 триггеры 2 переход т в состо ние О. Сигналы единичного уровн с инверсных выходов триггеров 2 поступают на первые входы соответствующих элементов И-НЕ 40 блока задани режимов, на вторые входы которых поступают сигналы единичного уровн с выходов соответствующих триггеров

39регистра блока задани режимов (исходное состо ние регистра О)„ Уровень О с выходов элементов И-НЕ

40поступает на соответствующие триггеры 35 блока регистров. Ближайшим тактом, поступающим с входа 17 уст- ройств, триггеры 35 перевод тс в состо ние О. Ближайшим тактом с выхода элемента НЕ 38 формируетс импульс отрицательной пол рности. Этот импульс поступает на элемент И-НЕ

37-1s с выхода которого на вход тркг- гера 2-1 поступает сигнал, перевод щий его в состо ние 1, с выхода элемента И-НЕ 37-2 в этот момент импульс не формируетс , так как на его третий вход с пр мого выхода триггера 35- через элемент И 36-1 поступает сигнал запрета, который через элемент И 36-2 присутствует на всех последующих элементах И-НЕ 37. Этим обеспечиваетс приоритетность запросов.

Импульс с выхода элемента И-НЕ 37- 1 поступает на вход шифратора 4, в котором осуществл етс кодирование первого вектора прерываний в виде двоичного кода, поступающего на информационные входы блока 8 пам ти. Через элемент 5 импульс с выхода элемента И-НЕ 37-1 осуществл ет запись в блок 8 пам ти по адресу, формируемому счетчиком 9, информации кода вектора прерываний с выходов шифратора 4.

В исходное состо ние счетчики 9 и 10 устанавливаютс счгналом5 поступающим с входа 16 устройства. Поэтому первьй вектор запроса прерываний записываетс в блек пам ти по нулевому адресу. При поеттедуюдих опросах этот - вектор может быть записан по любому адресу. Текущий адрес записи с выхода счетчика 9 поступает на входы адреса записи блока 8 пам ти. Задним фронтом импульса сигнала, поступающего с выхода элемента 5Э триггер 6 уста

o

5

0

5 Q

5

40

45

50

55

навливаетс в состо ние 1 и подготавливает элемент И 7 к прохождению сигнала,, Одновременно осуществл етс суммирование в счетчике 10. Следующим тактом триггер 35-1 переводитс в исходное состо ние, чем снимаетс запрет с входа элемента И 36-1 и он формирует на третьем входе элемента И-НЕ 37-2 сигнал разрешени , позвол ющий сформировать отрицательный импульс , поступающий на вторые входы шифратора 4 и элемента И-НЕ 5 дл формировани кода второго вектора прерываний и второго сигнала записи. По сигналу Запись в очередную чейку блока 8 пам ти по адресу, сформированному счетчиком 9, записываетс новый вектор прерываний. Далее по аналогичной схеме в блок 8 пам ти записываетс очередной вектор прерываний . Возможность повторного формировани вектора прерываний по уже обслуженному запросу блокирована следующим образом. Как только первый запрос будет прин т дл формировани вектора прерываний, сигнал с выхода элемента И-НЕ 37-1 поступает на вход установки в 1 триггера 39-1 регистра блока задани режимов. Триггер 39-1 переходит в состо ние 1 и сигнал нулевого уровн с его инверсного выхода блокирует прохождение сигнала запроса на прерывание через элемент И-НЕ 40-1. С прин тием очередного запроса дл формировани вектора прерываний по аналогичной схеме блокируетс повторное прохождение и других запросов . Блокировки снимаютс только тогда, когда в блок 8 пам ти записан вектор прерываний по последнему запросу . Сигнал единичного уровн с пр мого выхода последнего триггера 39 регистра блока задани режимов поступает на второй вход элемента ИЛИ 41 блока задани режимов и далее на вход элемента И 42,где разрешает прохождение ближайшего тактового импульса с входа 17 устройства. Ближайший тактовый импульс переводит триггеры 39 регистра блока задани режимов в исходное состо ние О. Сигналы единичного уровн с инверсных выходов триггеров 39 поступают на вторые входы элементов И-НЕ 40, где разрешают прохождение поступивших запросов на входы триггеров 35 регистра блока регистров . Далее процесс повтор етс в указанном пор дке.

515

Если сигналы Разрешение прерываний следуют и за первым и вторым сигналами Запись, то, поступа на второй вход элемента И7, на первый вход которого поступает сигнал разрешени от триггера 6, они формируют на выходе элемента И7 сигнал Считывани . При этом с выходов счетчи- кз 10 адрес чейки, по которому бу- дет считыватьс вектор прерываний, поступает в блок 8 пам ти. На выходах блока 8, то есть на выходах 25 устройства , по вл етс вектор прерываний , по которому будет осуществл тьс очередное прерывание. Задним фронтом импульса Считывание осуществл етс суммирование в счетчике 10. Указанный режим вл етс нормальным режимом функционировани устройства,

Если после очередного сигнала считывани числа, записанные в счетчик 9 и счетчик 10 адреса совпадают (из блока пам ти считан последний вектор прерываний), то на выходе схемы 1 1 сравнени по вл етс сигнал равенства . Этот сигнал поступает на первый вход элемента ИЛИ 41 блока задани режимов и далее на вход элемента И 42 блока задани режимов, где разрешает прохождение ближайшего такта с входа 17 устройства на входы установки в исходное состо ние триггеров 39 регистра блока задани режимов. Тем самым снимаетс блокировка повторного обслуживани ранее прин тых запросов. Сигнал равенства с выхода схемы 11 сравнени поступает на первый вход элемента И 33 блока управлени и разрешает прохождение на первьй вход элемента И 34 импульсов. Элемент И 34, име на своем входе разрешающий сигнал с выхода триггера 32, пропускает тактовые импульсы на вход сброса триггера 6, перевод его в положение О. Таким образом, с выхода триггера 6 на первьй вход элемента И 7 поступает сигнал запрещающий формирование сигнала Считывание до прихода первого сигнала Запись. Таким образом, если пришли лишь некоторые из возможных запросов и они обслужены, разрешаетс повторное прохождение сигналов запросов дл формировани вектора прерываний.

Когда необходимо обеспечить преимущественное обслуживание запросов, поступающих по лини м с меньшими номерами на входе 27 устройства выста176

ва етс единичный уровень - задаетс режим Высший приоритет. сигнал поступает на третий вход элемента ИЛИ 41 блока задани режимов и далее на входе элемента И 42 блока задани режимов, где разрешает прохождение тактовых импульсов. С приходом каждого тактового сигнала триггеры 39 регистра блока задани режимов будут подтверждать свое исходное состо ние-отсутствие блокировки на прохождение сигналов запросов на прерывание . Система взаимных запретов, реализованна с помощью элементов И 36 и элементов 37 регистров, обеспечивает приоритетность запросов, поступивших по лини м с меньшим номером . Таким образом, независимо от числа запросов прин тых в триггеры 2, вектор прерываний первого запроса будет записан в пам ть столько раз, сколько раз запрос по витс на входе устройства.

Если после очередного сигнала Запись числа, записанные в счетчики 9 и 10, равны, то блок 1 управлени формирует со своего выхода 19 сигнал, запрещающий прохождение сигналов Яа- пись. Формирование этого сигнала производитс следующим образом. Триггер 31 сдвигает последний сигнал Запись , синхронизиру его. Сдвиг производитс дл исключени срабатывани триггера 32 в режиме нормального функционировани устройства. Сдвинутый сигнал Запись инвертируетс и проходит через элемент И-НЕ 30, на первьй вход которого поступает разрешающий сигнал с входа 22 блока 1, на единичный вход триггера 32 и, так как на С-входе триггера 32 сигнал Считывание отсутствует, то триггер переключаетс и с его инверсного выхода в блок 3 поступает сигнал запрета формировани импульса записи. При приходе очередного сигнала Считывание заданньй фронт сигнала возвращает триггер 32 в исходное состо ние и разрешает формирование сигнала Запись

Claims

Формула изобретени

Устройство дл обслуживани запросов , содержащее шифратор, элемент И-НЕ, два счетчика, схему сравнени , блок пам ти, регистр запросов, триггер s элемент И и формирователь импульсов , перва и втора группы входов схемы сравнени соединены с первыми группами выходов первого и второго счетчиков, вторые группы выходов которых соединены соответственно с группой входов адреса записи и группой входов адреса считывани блока пам ти, группа выходов шифратора соединена с группой информационных вхо- дОв блока пам ти, тактовый вход блока регистров соединен с тактовым входом устройства, выходы блока регистров соединены с входами установки в 1 одноименных разр дов регистра запросив , с входами шифратора и с входами э4емента И-НЕ, информационные входы регистра запросов соединены с входом логического нул устройства, тактовые - с одноименными запросными вводами устройства} первый вход блока управлени соединен с выходом блока регистров, второй вход - с выходом схемы сравнени , третий вход - с вы- ходом элемента И-НЕ, со счетным вхо- дОм первого счетчика, с входом управ- записью блока пам ти и с нулевым входом триггера, четвертый вход - с выходом элемента И, с входом считывани блока пам ти, со счетным входом второго счетчика и с сигнальным выходом устройства, вход сброса которого соединен с входами сброса первого и второго счетчиков, п тый вход 6jtoKa управлени соединен с тактовым входом устройства и с первым входом Формировател импульсов, второй вход которого соединен с входом запуска устройства, единичный вход триггера соединен с первым выходом блока управлени , выход триггера - с первым входом элемента И и с выходом прерывани устройства, второй вход элемента И соединен с выходом формировател импульсов, выходы блока пам ти вл ютс информационными выходами устройства , второй выход блока управлени соединен с управл ющим входом блока регистров, отличающеес тем, что, с целью повышени надежности за. счет уменьшени веро тности переполнени блока пам -

ти, оно содержит блок задани режимов , который содержит регистр, группу элементов И-НЕ, элемент И, элемент ИЛИ, причем выходы элементов И-НЕ группу блока задани режимов соецине5 ны с информационными входами блока.- регистров, первые входы элементов И- НЕ группы блока задани режимов соединены с соответствующими выходами регистра запросов, вторые входы элеQ ментов И-НЕ группы блока задани режимов соединены с инверсными выходами соответствующих разр дов регистра блока задани режимов, входы установки в 1 которых подключены к

5 выходам блока регистров, информационные входы разр дов регистра блока задани режимов соединены с входом логического нул устройства, тактовые входы разр дов регистра блока задани

0 режимов соединены с выходом элемента И блока задани режимов, первый вход которого соединен с тактовым входом устройства, второй вход элемента И блока задани режимов соединен с выходом элемента ИЛИ блока задани режимов , первый вход которого соединен с выходом схемы сравнени , второй вход элемента ИЛИ блока задани режимов t соединен с пр мым выходом последнего

Q разр да регистра блока задани режимов , третий вход элемента ИЛИ блока задани режимов соединен с входом режима устройства.

5

Фиг.1

19 Фиг. 2

20

17

1550517

19 2$