SU1370766A1 - Устройство неординарной разовой коммутации - Google Patents
Устройство неординарной разовой коммутации Download PDFInfo
- Publication number
- SU1370766A1 SU1370766A1 SU864100021A SU4100021A SU1370766A1 SU 1370766 A1 SU1370766 A1 SU 1370766A1 SU 864100021 A SU864100021 A SU 864100021A SU 4100021 A SU4100021 A SU 4100021A SU 1370766 A1 SU1370766 A1 SU 1370766A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- block
- inputs
- input
- output
- outputs
- Prior art date
Links
Landscapes
- Communication Control (AREA)
Abstract
Изобретение относитс к комму тационным устройствам и может быть использовано в автоматике и коммутационной технике. Цель изобретени - повьппение быстродействи устройства неординарной разовой коммутации - достигаетс путем опроса входных шин со скоростью распространени сигнала по цепи логических элементов приоритетного блока. Дл этого в устройство дополнительно введены блок 2 элементов И, блок 3 триггеров, приоритетный блок 4 и шифратор 5. Крюме того , устройство содержит блок 6 пам ти адресов, счетчик 7, блок 8 пам ти, дешифратор 9, регистр 10, входные шины 11, блок 12 управлени , элементы И 13.1-13.N и ЗАЛРЕТ 14.1-14.N, выход 15 разрешени блока 4 и вы- ход 16 блока 8 пам ти. Позици ми 17-24 отмечены выходы блока управлени , а позицией 25 - вход начальной установки устройства. 1 з.п.ф-лы, 2 ил. i (Л со ч О) Од 11 Фи1. 1
Description
Изобретение относитс к автоматике и коммутационной технике.
Цель изобретени - повышение быстродействи устройства неординарной разовой коммутации за счет опроса входных шин со скоростью распространени сигнала по цепи логических элементов приоритетного блока.
На фиг.1 приведена функциональна схема устройства неординарной разовой коммутации; на фиг. 2 - алгоритм работы блока управлени .
Устройство неординарной разовой
дом 25 начальной установки устройства .
Первые входы элементов И 13.1-13. и входы управлени элементов ЗАПРЕТ 14.J-14.N соединены с соответствующим информационным входом приоритетного блока 4, второй вход элемента И J3.J и информационный вход элемента ЗАПРЕТ 14. первого разр да соединены с входом разрешени приоритетного блока 4, выход J5 разрешени которого соединен с выходом элемента ЗАПРЕТ 14.N, выходы элементов
20
коммутации содержит входные шины 1.1- -jr ЗАПРЕТ 14.J-J4.N- соединены с вто- 1.N, блок 2 элементов И, блок 3 триггеров , приоритетный блок 4, шифратор 5, блок 6 пам ти адресов, счетчик 7, блок 8 пам ти, дешифратор 9, регистр 10, выходные шины 11, блок 12 управлени , элементы И 13.1-13.N и ЗАПРЕТ l4.i-14.N приоритетного блока 4, выход J5 разрешени приоритетного блока 4 и выход J6 блока 8 пам ти . Выходы блока 6 пам ти адресов соединены с входами счетчика 7, выходы которого соединены с адресными
рым входом элементов И J3.2-13.N и информационным входом элементов ЗАПРЕТ 14.2-14.Н соответственно.
Устройство неординарной разовой коммутации работает следующим образом .
Перед началом работы в блок 8 пам ти ввод тс кадры адресов выходных шин 11. В случае неординарной ком- 25 мутации кадр содержит несколько адресов выходных шин 11, при ординарной коммутации в кадре имеетс только один адрес выходной шины 11. Каждый кадр адресов выходных шин 11 соответ- шифратора 9, выходы которого соедине- 30 ствует требуемой информационной шины с входами регистра JO, выхо i ко- не Li. Это соответствие определ етс
входами блока 8 пам ти, группа выходов которого соединена с входами деторого подключены к выходным шинам 11 управл ющие входы блоков 8 пам ти и 6 пам ти адресов, счетный вход и вход записи счетчика 7 и вход записи регистра 10 соединены соответственно с выходами J7-2J (с первого по п тый) блока 12 управлени , первый вход которого соединен с выходом 16 блока 8 пам ти, информационные входы блока 2 элементов И подключены к входным шинам 1.J-1.N, а выходы - к S-входам триггеров 3.1-3.N блока 3 триггеров, выходы которых соединены с входами приоритетного блока, выходы которого соединены с соответствующими R-входами триггеров 3.1-3.N блока 3 триггеров и с входами шифратора 5, выходы которого соединены с адресными входами блока 6 пам ти адресов, вторые входы элементов И 2.1-2.N блока 2 элeмeнtoв И, С-входы триггеров блока 3 триггеров, входы разрешени приоритетного блока соединены соответственно с выходами 22-24 (с шестого по восьмой) блока управлени , выход разрешени приоритетного блока 4 соединен с вторым входом блока управлени третий вход которого соединен с вхо5
0
занесением в i-ю чейку блока 6 пам ти начального адреса чейки блока 8 пам ти, начина с которой в блоке 8 пам ти записан этот кадр адресов выходных шин 11. Граница кадра адресов выходных шин 11 задаетс специальным кодированием. В каждом формате адресов выходной шины 11 имеетс дополнительный разр д, который кодируетс нулем или единицей и выдаетс по выходу 16 блока 8 пам ти в блок 12 управлени . Наличие нул в этом разр де означает, что формат ад5 реса выходной шины 11 входит в кадр, а наличие единицы определ ет границу кадра адресов. Кроме того, в блок 6 пам ти в соответствующие чейки пам ти производитс запись адре-
Q сов - указателей кадров адресов, размещенных в блоке 8 пам ти.
При поступлении сигнала на вход/2 5 установки блок 12 управлени устанавливаетс в начальное состо ние.
t По сигналам от блока 12 управлени , подаваемым на блок 2 элементов И и С-входы блока 3 триггеров, информаци с информационных шин 1-1.1.N записываетс в блок 3 триггеров. С вы-
ходов блока 3 триггеров информаци подаетс на входы приоритетного блока 4, выдел ющего на своих выходах (при поступлении управл ющего сигнала от блока 12 управлени ) лишь один, самый верхний по схеме на фиг.1, сигнал из поступившей информации. Дл этого каждый разр д приоритетного бло ка 4 содержит два элемента 13 и 14. Q На выходе элемента И 13 формируетс единица, если на один его вход поступает единичный сигнал разрешени с выхода элемента 14 более старшего . разр да блока 4, а на другой вход - J5 единичный сигнал, записанный в блок 3 триггеров. На выходе элемента 14 формируетс сигнал разрешени , поступающий в соседний младший разр д, если на один его вход поступает единич-2о С-входы триггеров блока 3. На R-BXOный сигнал разрешени с выхода элемента 14 соседнего старшего разр да блока 4, а на другой вход - нулевой сигнал, записанный в блок 3. Сигнал разрешени на самый старший разр д блока 4 выдает блок 12 управлени . Сигнал разрешени из самого младщего разр да блока 4 поступает на второй вход блока 12 управлени . Равенство этого сигнала единице означает, что все триггеры блока 3 сброшены в ноль Таким образом, при наличии единичных бит в блоке 3 и сигнала разрешени от блока J2 на выходах блока 4 образуетс унитарный код, причем единица возникает в разр де, соответствующем самому старшему разр ду в блоке 3. Этот унитарный код поступает на вход шифратора 5, на выходе которого формируетс двоичный код номера разр да входного кода, содержащего единицу. Двоичный код с выхода шифратора 5 поступает на адресный вход, блока 6 пам ти, из соответствующей
чейки которого по сигналу, поступаю- старшего разр да блока 4, на выходах
щему на управл ющий вход блока 6 пам ти от блока 12 управлени , выбираетс начальный адрес кадра адресов выходных шин JJ в блоке пам ти. Этот начальный адрес записываетс по сигналу -от блока 12.в счетчик 7, с выходов которого от подаетс на адресные входы блока 8 пам ти. По сигналам , подаваемым от блока J2 на счетный вход счетчика 7, управл ющий вход блока 8 пам ти и вход записи регистра 10, организуетс считывание из блока 8 пам ти кадра адресов выходных щий П. Считываемые из блока 8
SO
55
которого снова образуетс унитарный код с единицей в разр де, соответствующем самому старшему из оставшихс единичных битов в блоке 3 триггеров . Этот код переводитс шифратором 5 в двоичный нормальный код,ко- торый с выходов шифратора 5 поступает на адресный вход блока 6 пам ти, из соответствующей чейки которого выбираетс начальный адрес, записываемый в счетчик 7, и начинаетс счи- тьшаиие из блока 8 пам ти нового кадра адресов выходных щин 11. Одновременно триггер блока 3, содержащий обпам ти адреса дешифруютс дешифратором 9 и устанавливают соответствующие триггеры регистра 10 в единичное состо ние, выполн таким образом передачу сигналов с информационной шины 1 на выходную шину 1I. Одновременно блок 12 управлени анализирует выход 16 блока 8 пам ти. Если он равен нулю, то значение счетчика 8 увеличиваетс на единицу, и осуществл етс считывание очередного адреса выходной шины 1 кадра информационной шины 1. Если выделенный разр д равен , то это указывает блоку 12 управлени на границу кадра.
После загрузки начального адреса кадра адресов из блока 6 пам ти в счетчик 7 блок 12 выдает сигнал на
5
0
5
0
ды триггеров блока 3 поступает унитарный код с выходов приоритетного блока 4. Триггер блока 3, на R-вход которого поступает единица с соответствующего выхода блока 4 (т.е.триггер , содержащий единичный бит, которому соответствует считьгааемый из блока В пам ти кадр адресов) при поступлении на его С-вход сигнала от блока 12 сбрасываетс в ноль. Остальные триггеры блока 3 сохран ют свое состо ние, т.к. на их R- и Б-входы поступают нули (на входы элементов И блока 2 с выхода 12 сразу же после записи битового среза в блок 3 триггера выдаетс нулевой уровень, сохран ющийс в течение всего цикла работы устройства).,
По окончании считывани кадра, адресов из блока 8 пам ти, о чем свидетельствует единичный сигнал на его выходе 16, блок 12 управлени в.новь выдает сигнал разрешени на вход
старшего разр да блока 4, на выходах
которого снова образуетс унитарный код с единицей в разр де, соответствующем самому старшему из оставшихс единичных битов в блоке 3 триггеров . Этот код переводитс шифратором 5 в двоичный нормальный код,ко- торый с выходов шифратора 5 поступает на адресный вход блока 6 пам ти, из соответствующей чейки которого выбираетс начальный адрес, записываемый в счетчик 7, и начинаетс счи- тьшаиие из блока 8 пам ти нового кадра адресов выходных щин 11. Одновременно триггер блока 3, содержащий обрабатываемый единичный бит, сбрасываетс в ноль.
Далее процедура повтор етс дл следующего единичного бита в блоке 3 и т.д., пока все триггеры блока 3 не будут сброшены в ноль. При этом на выходе 15 блока 4 возникает единица (при посыпке блоком J2 очередного и сигнала разрешени на старший разр д блока 4). При наличии единицы на выходе 15 блок 12 управлени не производит считьшани из блока 6 пам ти, а загружает новую информацию с входных шин 1 в блок 3 триггеров через блок 2 элементов И, после чего цикл работы устройства повтор етс .
Таким образом, опрос входных шин производитс со скоростью распространени сигнала в цепочке логических элементов приоритетного блока 4, что приводит к общему повьщ1ению быстродействи .
Claims (2)
1. Устройство неординарной разовой коммутации, содержащее блок пам ти адресов, счетчик, блок пам ти, дешифратор , регистр, блок управлени , входные и выходные шины, причем выходы блока пам ти адресов соединены с входами счетчика, выходы которого соединены с адресными входами блока пам ти , группа выходов которого соединена с входами дешифратора, выходы которого соединены с входами регистра , выходы которого подключены к выходным шинам, управл ющие входы блоков пам ти и пам ти адресов, входы счетньш и записи счетчика и вход записи регистра соединены соответственно с выходами с первого по п тый блока управлени , первый вход которого соединен с выходом блока пам ти, отличающеес тем, что, с
целью повышени быстродействи , в него введены блок элементов И, блок триггеров, приоритетный блок и шифратор , причем первые входы элементов И из блока элементов И подключены к соответствующим входным шинам, а выходы элементов И из блока элементов И к S-входам соответствующих триггеров
из блока триггеров, выходы которых соединены с соответствующими информационными входами приоритетного блока , выходы которого соединены с Б-входами соответствующих триггеров .
блока триггеров и с входами шифратора , выходы которого соединены с адрес ными входами блока пам ти адресов, вторые входы элементов И из блока элементов И, С-входы триггеров из
блока триггеров, входы разрешени приоритетного блока соединены соответственно с выходами с шестого по восьмой блока управлени , а выход разрешени приоритетного блока соединен с вторым входом блока управл,ени , третий вход которого вл етс входом начальной установки устройства.
2. Устройство по п.1, о т л и - чающеес тем, что приоритетный блок содержит в каждом разр де элементы И и ЗАПРЕТ, первый вход элемента И и вход управлени элемента ЗАПРЕТ в каждом разр де соединены с соответствующим информационным входом приоритетного блока, второй вход элемента И и информационный вход элемента ЗАПРЕТ первого разр да соединены с входом разрешени приоритетного блока, выход разрешени которого соединен с выходом элемента ЗАПРЕТ последнего разр да, выход элемента ЗАПРЕТ во всех разр дах, кроме последнего , .соединен с вторым входом элемента И и информационным входом эле
мента ЗАПРЕТ последующего разр да.
С
Начало
(
Сигнал от блока
Сигнал но блок 6
Сигнал блок § и на дход записи ил. 7
Сигнал на блок д
Сигнал на длок 8 и но 6л. Ю
1
/ Сигнал на выходе 16
1 :
Сигнал на счетный 8ход fл. 7
).
Есть
cfmo хч
)Ч
05
Об
8
Есть
п 12
{ иенал на блок 3
10
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864100021A SU1370766A1 (ru) | 1986-06-10 | 1986-06-10 | Устройство неординарной разовой коммутации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864100021A SU1370766A1 (ru) | 1986-06-10 | 1986-06-10 | Устройство неординарной разовой коммутации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1370766A1 true SU1370766A1 (ru) | 1988-01-30 |
Family
ID=21249945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864100021A SU1370766A1 (ru) | 1986-06-10 | 1986-06-10 | Устройство неординарной разовой коммутации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1370766A1 (ru) |
-
1986
- 1986-06-10 SU SU864100021A patent/SU1370766A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР 660255, кл. Н 03 К 17/62, 1979. Авторское свидетельство СССР № 1001469, кл. Н 03 К 17/04, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS62295296A (ja) | 記憶回路 | |
SU1370766A1 (ru) | Устройство неординарной разовой коммутации | |
JPS5532270A (en) | Read control circuit for memory unit | |
JPH05113929A (ja) | マイクロコンピユータ | |
RU1807524C (ru) | Буферное запоминающее устройство | |
SU1246140A1 (ru) | Запоминающее устройство с коррекцией программы | |
SU1689956A1 (ru) | Устройство адресации пам ти | |
SU1283760A1 (ru) | Устройство дл управлени микропроцессорной системой | |
SU1399821A1 (ru) | Буферное запоминающее устройство | |
SU1022216A1 (ru) | Устройство дл контрол доменной пам ти | |
SU1126957A1 (ru) | Устройство дл обработки прерываний | |
SU951401A1 (ru) | Запоминающее устройство | |
RU1807523C (ru) | Буферное запоминающее устройство | |
SU951315A1 (ru) | Устройство дл сопр жени процессора с многоблочной пам тью | |
SU1026163A1 (ru) | Устройство дл управлени записью и считыванием информации | |
SU1059560A1 (ru) | Устройство дл сопр жени процессора с пам тью | |
SU1481774A1 (ru) | Система дл отладки программ | |
RU2022345C1 (ru) | Устройство сопряжения интерфейсов | |
SU1164688A1 (ru) | Устройство дл параллельного обмена информацией | |
SU1272357A1 (ru) | Буферное запоминающее устройство | |
SU1215137A1 (ru) | Запоминающее устройство с коррекцией информации | |
RU1805496C (ru) | Запоминающее устройство | |
RU1833857C (ru) | Устройство дл вывода информации | |
SU1280637A1 (ru) | Устройство дл отладки программ | |
KR940003616B1 (ko) | 입출력 데이타 인덱스 회로 |