SU1280637A1 - Устройство дл отладки программ - Google Patents

Abstract

Изобретение относитс  к области :цифровой вычислительной техники и может быть использовано при отладке программ ЭВМ, в состав которых вход т штатные блоки посто нной пам ти с рабочими программами. Цель изобретени  - сокращение аппаратурных затрат. Устройство дл  отладки программ содержит элемент И 1, группу регистров 2 установки, дешифратор 3 сигналов управлени , схему 4 сравнени , распределитель 5.импульсов, шифратор 6 адреса, элемент ИЛИ 7, элемент НЕ 8, регистр 9 ввода, элементы И 10 и 11, схему 12 сравнени , запоминающий блок 13 без разрушени  информации , блок 14 посто нной пам ти. Данное устройство обеспечивает эффективную отладку программ за счет подмены участка пам ти блока посто нной пам ти зоной пам ти блока без разруше- д ни  информации. 1 ил. (Л

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при отладке программ ЭВМ, в состав которых вход т штатные блоки посто нной пам ти с рабочими программами, Цель изобретени  - сокращение аппаратурных затрат. На чертеже приведена блок-схема устройства дл  отладки программ. Устройство дл  отладки программ содержит элемент И 1, группу регистров 2 установки, дешифратор 3 сигналов управлени , схему 4 сравнени , распределитель 5 импульсов, шифратор 6 адреса, элемент ИЛИ 7, элемент НЕ 8, регистр 9 ввода, элементы И 10 и 11, схему 12 сравнени , запоминающий блок 13 без разрушени  информации , блок 14 посто нной пам ти (БПП). На схеме доказано:; выход устройства 15 Контроль, вход 16 кода команды устройства, вход 17 информа ционный, .первый 18 и второй 19 адре ные входы устройства, выход 20 элемента И 1, выходы 21 группы регистров 2 установки, выход 22 дешифрато ра 3, выходы 23 схемы 4 сравнени , выходы 24-27 распределител  5, кото рые обеспечивают соответственно стробирование.схемы 12, разрешение приема данных, разрешение записи-сч тьшани , разрешение считывани , адр ную шину 28 старших разр дов блока 13, выход 29 шифратора адреса, выхо 30 сигнала несравнени  элемента НЕ выход 31 регистра ввода, выход 32 элемента И 10, выход 33 элемента И 11, выход 34 блока 13,  вл ющийс  информационным выходом устройства. Устройство работает в двух режимах: полуавтоматическом, когда выполн етс  ввод-контроль отлаживаемых команд в блоке 13 и в автоматическо когда устройство работает в составе ЭВМ в качестве штатного блока -(или его части) посто нной пам ти. В полуавтоматическом режиме устройство работает следующим образом. Предварительно выполн етс  занесение массивов команд в блок 13 из внешнего устройства. По входу 17 на регистр 9 ввода и на вход блока 13 поступает информаци , а по входу 16 - код команды, котора  через эле мент И 1 поступает на дешифратор 3 сигналов управлени , с выхода которого сигналы управлени  поступают 372 на распределитель 5. С выхода распределител  5 на элемент И 10 выдаетс  сигнал записи информации в блок 13. По адресным входам 18 и 19 из внешних устройств поступает код адреса, по которому выполн етс  запись в блоке 13, причем, если разр дна  сетка отлаживаемого блока посто нной пам ти не превышает разр дную сетку блока 13, то по адресным входам 18 поступает нулевой адрес и так как регистр 2 находитс  в нулевом состо нии , то с первой схемы 4 сравнени  всегда выдаетс  сигнал сравнени , который через элемент ИЛИ 7 и эле- мент И 10 разрешает обращение к блоку 13. Сигнал записи информации через элемент И 10 поступает в блок 13 и информаци  записываетс  в нем по адресу, поступающему по адресному входу 19. После записи информации в блок 13 выполн етс  контрольное считывание из блока 13 на схему 12 сравнени , где вып.олн етс  сравнение считанной информации с информацией, хранимой в регистре 9 ввода. При несравнении с приходом с распределител  5 с выхода 24 сигнала строба схемы сравнени  схема 12 сравнени  выдает на выход 15 Контроль запрет на элемент И 1 о прохождении кода команды по входу 16 и сигнал Контроль на выход устройства. В том случае, когда объем отлаживаемой пам ти БПП 14 превьппает объем пам ти блока 13 или же отладка программ выполн етс  отдельными массивами, на регистрах 2 устанавливаетс  адрес зоны БПП 14, которую необходимо заменить пам тью блока 13. Количество регистров 2 определ етс  размером зоны пам ти отлаживаемого БПП 14. Например, если объем отлажираемого БПП 14 соответствует п-1б разр дам, а объем пам ти блока 13 соответствующим разр дам адреса, размер зоны пам ти выбран соответствующим k-9 разр дам адреса, тогда количество регистров 2 равно 2 16. Шифратор 6 адреса выполн ет преобразование старших разр дов адреса отлаживаемого БПП 14 в старших разр дов блока 13. По входу 18 на схему 4 сравнени  поступают старшие разр ды кода адреса (в данном примере 7 старших разр дов) отлаживаемого БПП 14. Тогда запись информации выполн етс  только в зону блока 13,

Claims (1)

1. Формула изобретени 

   Устройство дл  отладки программ, содержащее распределитель импульсов, три элемента И, группу регистров установки , дешифратор сигналов управлени , первую схему сравнени , элемент ИЛИ, элемент НЕ, запоминающий блок без разрушени  информации и бло посто нной пам ти, причем вход кода команды устройства соединен с первым входом первого элемента И, выход которого соединен с информационным входом дешифратора сигналов управлени , выход которого соединен с входо sanyclca распределител  импульсов, первый и второй выходы которого соединены с первыми входами второго и третьего элементов И соответственно.

   ВНИИПИ Заказ 7068/55 Тираж 671 Подписное Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4

   0

   выходы второго и третьего элементов И соединены соответственно с входом записи запоминающего блока без разрушени  информации и с входом считывани  блока посто нной пам ти, выходы регистров установки группы соединены с первым входом первой схемы сравнени , первый адресный вход устройства соединен с вторым входом первой схемы сравнени  и с адресными входами старших разр дов блока посто нной пам ти, выходы равенства схемы сравнени  ; соединены с соответствующими входами элемента ИЛИ, выход которого соединён с вторым входом второго элемента И и через элемент НЕ - с вторым входом, третьего элемента И, информа- ционный вход устройства соединен с

   информационным входом запоминающего 0 блока без разрушени  информации, второй адресный вход устройства соединен с адресными входами младших разр дов адреса блока посто нной пам ти и запоминающего блока без разрушени  информации, отличающеес  тем, что, с целью сокращени  аппаратурных затрат, в устройство введены шифратор адреса, регистр ввода,, втора  схема сравнени , причем выходы

   5

   5

   0

   0

   динены с соответствующими входами шифратора адреса, выходы которого соединены с адресными входами старших разр дов запоминающего блока без раз- 5 рушени  информации, третий и четвертый выходы распределител  импульсов соединены соответственно с входом стробировани  второй схемы сравнени  и входом записи регистра ввода, ни-.,i формационный вход устройства соединен с информационным входом регистра ввода, выход которого соединен с первым информационным входом второй схемы сравнени , информационные выходы блока посто нной пам ти и запоминающего устройства без разрушени  информации соединены с вторым информационным входом второй схемы сравнени  и  вл ютс  информационным выходом устройства, выход неравенства второй схемы сравнени  соединен с вторым входом первого элемента И и  вл етс  выходом контрол  устройства.

   5