SU1553983A1

SU1553983A1 - Устройство посто нной пам ти

Info

Publication number: SU1553983A1
Application number: SU874331592A
Authority: SU
Inventors: Виктор Иванович Ким; Юрий Михайлович Далецкий; Александр Яковлевич Прохоренко; Владимир Васильевич Кирпиченко; Александр Иванович Мамонько
Original assignee: Предприятие П/Я А-3327
Priority date: 1987-11-23
Filing date: 1987-11-23
Publication date: 1990-03-30

Abstract

Изобретение относитс к автоматике и вычислительной технике и предназначено дл использовани в цифровых вычислительных системах. Цель изобретени - повышение быстродействи за счет сокращени времени выборки информации. Поставленна цель достигаетс тем, что в устройство введены регистр 5, группу из а ключей 6, где а - максимальное число массивов посто нной пам ти, блок 7 импульсного питани , первый дешифратор 8, счетчик 9 и второй дешифратор 10. 1 ил.

Description

ъ Кдрущ г цстройс/п&ам

$

(Л

t

L.

сд ел

СО CD

ОО СО

Изобретение относитс к автоматике и вычислительной технике и предназначено дл использовани в цифровых йычислительных системах.

Целью изобретени вл етс повышение быстродействи устройства за счет Сокращени времени выборки информации

На чертеже приведена схема устрой- Ства.

На чертеже обозначены: процессор J, шина 2 адреса, шина 3 данных и Устройство k посто нной пам ти, которое содержит регистр 5, группу 6 Ключей, блок 7 импульсного питани , первый дешифратор 8, счетчик 9, второй дешифратор 10, блок 11 посто нной пам ти и группу блоков 12 посто нной (пам ти.

Процессор 1 вл етс основным активным устройством вычислительной системы и предназначен дл обработки информации, поступающей по шине 3 Данных, и управлени пассивными устройствами с помощью шины 2 адреса и сигналов управлени .

Шина 2 адреса предназначена дл передачи кода адреса, идентифицирующего устройство или чейку пам ти, к которой обращаетс процессор 1.

Шина 3 данных предназначена дл обмена информацией между процессором 1 и пассивными устройствами.

Регистр 5 предназначен дл фиксации адреса блока 12 посто нной пам ти группы, к которому произошло обращение .

Ключи 6 группы предназначены дл подачи питани на один из блоков 12 посто нной пам ти группы, к которому произошло обращение.

Блок 7 импульсного питани предназначен дл питани одного из блоков 12 посто нной пам ти группы.

Дешифратор 8 предназначен дл де- шифрации адреса блока 12 посто нной пам ти группы, к которому произошло обращение.

Счетчик 9 предназначен дл формировани текущего адреса внутри адрес- ного пространства блока 12 посто нной пам ти группы, а также дл формирова™ ни сигнала, который приводит в исходное состо ние регистр 5 и сообщает процессору 1 об окончании массива.

Дешифратор 10 предназначен дл дешифрации адреса, по которому процессор 1 может извлекать информацию из группы блоков 12 посто нной пам ти

0

5

40

.,

0

35

Блок 11 посто нной пам ти вл етс каталогом посто нной пам ти и предназначен дл хранени и выдачи на шину 3 данных имени массива, а регистр 5 кода адреса блока 12 посто нной пам ти группы, а в счетчик 9 - кода длины массива.

Трупа блоков 12 посто нной пам ти предназначена дл хранени и выдачи на шину 3 данных массивов информации.

Устройство работает следующим образом .

В исходном состо нии на выходе дешифратора 10 сформирован потенциал логического нуп , разрешающий запись в регистр 5 и загрузку счетчика 9. Питание на блок 11 посто нной пам ти подаетс посто нно. Сигнал Чтение, поступающий на счетный вход счетчика 9, не вли ет на состо ние счетчика 9, так как он блокирован сигналом разрешени загрузки, поступающим с выхода дешифратора 10. Вывод дешифратора 8, активизирующийс нулевым входным кодом , не используетс , следовательно, ни один ключ 6 группы ключей не открыт и питание от блока 7 питани не поступает ни на один из блоков 12. Адреса блока 11 наход тс в адресном пространстве процессора 1. Слово, извлекаемое из блока 11 при каждом обращении процессора 1, состоит из двух полей: пол имени массива разр дностью k и пол адреса разр дностью n+m, причем младшие п разр дов адреса определ ют размер массива, а старшие m разр дов - адрес блока 12 в группе. Таким образом, максимальное число блоков 12 определ етс величиной

V, 2т - 1

(так как выход первого дешифратора 8, возбуждаемый нулевым входным кодом, не используетс ), каждый из блоков 12 имеет максимальный объем, определ емый величиной

V4- 2

а общий объем пам ти группы блоков 12 определ етс величиной

V V, + V2 (2m-1) 2n.

Разр дность пол имени блока 11 и выходных слов блоков 12 не может превышать разр дности шины 3 данных.

При необходимости извлечени массива информации под определенным именем процессор 1 последовательно читает слова из блока 11, причем поле имени поступает через шину 3 данных

в процессор 1 дл анализа, а поле адреса записываетс по сигналу Чтение в регистр 5 и в счетчик 9. Код, поступивший с выходов регистра 5 на входы дешифратора 8, активизирует один из его выходов. Сигнал с выхода дешифратора 8 включает один из ключей группы и питание от блока 7 питани подаетс на соответствующий блок 12.

Если анализируемое им массива не совпадает с требуемым, то процессор 1 переходит к чтению следующего имени из блока 11, а информаци второго пол переписываетс в регистр 5 и счетчик 9.

Если анализируемое им совпадает с требуемым, то процесор 1 устанавливает на шине 2 адрес, активизирующий выход дешифратора 10. Потенциал логической единицы, сформированный на выходе дешифратора 10, запрещает перезапись в регистр 5 и переводит счетчик 9 в режим счета К этому времени на информационных выходах счетчика будет сформирован адрес начальной чейки массива информации, а через ключи 6 группы будет подано питание на соответствующий блок 12 с блока 7 питани . Таким образом, из расчета времени выборки информации можно исключить врем задержки схемы импульсного питани и врем переходного процесса, так как эти процессы закончились за врем выборки и анализа процессором 1 имени массива. Формиру сигналы Чтение процессор 1 последовательно выбирает из соответствующего блока 12 массив, причем по окончании каждого сигнала Чтение счетчик 9 мен ет свое состо ние, формиру адрес следующей чейки массива (блока 12). Таким образом, сокращаетс врем выборки адреса, так как к моменту формировани процессором 1 следующего сигнала Чтение адрес выбираемой чейки блока 12 будет уже сформирован.

По окончании массива (обнуление счетчика 9) сигнал переноса счетчика 9 поступает на вход сброса регистра 5S выключа тем самым питание выбранного блока 12, и поступает на вход запроса прерывани процессора 1, сообща тем самым об окончании массива .

53983

Claims

В устройстве реализуетс опережающа подача питани на выбранный блок посто нной пам ти, сокращаетс врем обращени к посто нной пам ти, так как врем задержки схемы импульсного питани и переходный процесс в блоках посто нной пам ти заканчиваютс к моменту обращени процессора к блокам посто нной пам ти. Формула изобретени

10

5

0

5

0

5

0

5

0

5

Устройство посто нной пам ти, содержащее регистр, группу из « ключей , где от- максимальное число массивов посто нной пам ти, блок посто нной пам ти, группу из п блоков посто нной пам ти и блок импульсного питани , причем выход блока импульсного питани подключен к первым входам ключей с первого по ч-и группы, выходы которых подключены соответственно к входам питани блоков посто нной пам ти с первого по q-й группы, адресный вход устройства подключен к адресному входу блока посто нной пам ти, выход блока посто нной пам ти и выходы блоков посто нной пам ти с первого по сл-й группы объединены и подключены к информационному выходу устройства, отличающеес тем, что, с целью увеличени быстродействи устройства за счет сокращени времени выборки информации, устройство содержит счетчик, первый и второй дешифраторы, причем управл ющий вход устройства подключен к входу считывани регистра и к счетному входу счетчика , информационный выход которого подключен к адресным входам блоков посто нной пам ти группы, выходы блока посто нной пам ти подключены к информационным входам счетчика и к информационным входам регистра, выходы которого Подключены к входам первого дешифратора, выходы с первого по х-и которого подключены соответственно к вторым входам ключей с первого по а-й группы, адресный вход устройства подключен к входу второго дешифратора , выход которого подключен к входу записи регистра и к входу режима счетчика, выход переполнени которого подключен к управл ющему входу регистра и к выходу признака окончани выборки устройства.