SU1615803A1 - Оперативное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено при построении оперативных запоминающих устройств данных большой емкости, не занимающих места в адресном пространстве используемой ЭВМ. Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит элемент ИЛИ, дешифратор, регистр состо ни , коммутатор, первый и второй реверсивные считчики, блок пам ти. Повышение быстродействи  устройства в режиме считывани  и постраничного копировани  достигаетс  введением коммутатора и двух реверсивных последовательно соединенных счетчиков, обеспечивающих автоматическое инкрементирование/декрементирование и программную установку адреса выборки из блока пам ти. 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть применено при построении оперативных запоминающих устройств данных большой емкости, не запоминающих места в адресном пространстве используемой ЭВМ.

Цель изобретени  - повышение быстродействи  устройства.

На чертеже представлена схема оперативного запоминающего устройства.

Устройство содержит элемент ИЛИ 1, дешифратор 2, регистр 3 состо ни , коммутатор 4, реверсивные счетчики 5 и 6, блок 7 пам ти. На чертеже также показан процессор 8 с шинами данных 9, адреса 10 и управлени  11 и обозначены сигналы: Выдача 12, Выборка 13, Чтение/запись 14, Прием 15, Внешнее управление адресом 16, Системный инкремент/декремент - 17, Запись в счетчик 18 и 19.

Устройство работает следующим образом .

Чтобы занести в пам ть массив данных, процессор 8 заносит по шине данных в счетчик 6 (страниц пам ти) номер страницы, на которой будет находитьс  начало массива, а в счетчик 5 - номер слова на данной странице , начина  с которого будут размещены данные. После зтого в регистр 3 состо ни  засылаетс  код, одному из разр дов которого (дл  определенности-старшему) присваиваетс  значение логической единицы, чем устанавливаетс  режим сложени  дл  счетчиков 5 и 6, а остальные разр ды регистра 3 определ ют режим коммутации на счетные входы счетчиков 5 и 6 сигнала 12 Выдача с дешифратора 2. Поступление информации по шине 9 данных в блок 7 пам ти строби- руетс  сигналом 12 Выдача, который че-. рез элемент ИЛИ 1 производит выборку пам ти по входу 13. На входе 14 при этом

о

тчЛ

сл

00

о

(л)

присутствует сигнал Запись. Информаци  заноситс  в пам ть и восход щим фронтом сигнала с выхода коммутатора 4 происходит инкрементаци  содержимого адресного регистра пам ти, образованного счетчиками 5 и 6, так что следующа  запись данных будет произведена в  чейку с адресом.увеличенным на единицу.

Таким образом, выдача информации процессором по одному и тому же адресу, определ емому дешифратором 2, приводит к размещению массива данных в определенной области блока 7 пам ти. Считывание информации производитс  аналогично с той лишь разницей, что код младших разр - дов на выходе регистра 3 состо ни  устанавливаетс  таким, что на выходе коммутатора по вл етс  сигнал 15 Прием, а на выходе 14 блока 7 пам ти присутствует сигнал Чтение. Выборка пам ти произво- дитсй в этом случае сигналом 15 Прием, поступающим на вход 13 блока 7 пам ти через элемент ИЛ И 1. Переключение адреса пам ти можно также производить другими сигналами 16 (в том числе и системным сиг- налом 17, выдел емым дешифратором 2 (адреса микропроцессорной системны), устанавлива  соответствующие коды в регистре 3 состо ни . Занесение и считывание информации возможно также в режиме де- крементации адресного регистра, образованного счетчиамй 5 и б. 8 этом случае в начале процедуры в счетчики 5 и б занос тс  координаты не начала, а конца массива данных, а в старший разр д кода регистра 3 состо ни  - логический нуль.

Организаци  магазинной пам ти (первый вошел - последний вышел) возможна, если массив данных записываетс  в режиме инкрементации адреса пам ти, а считывает- с , начина  с последнего слова, в режиме декрементации адреса (или наоборот, записан с декрементом, а считываетс  с инкрементом ).

Копирование информации или чтение, обработка и перенос данных со страницы на страницу производитс  при установлении режима Запись с инкрементом в регистре 3 состо ни , следом счетчик 5 обнул етс , а в счетчике 6 устанавливаетс  номер страии- цы-источника. После этого выполн етс  процедура чтени  (и, возможно, об эаботки), в счетчик б заноситс  номер страницы-приемника и выполн етс  процедура записи.

сразу по окончании которой автоматически происходит инкрементаци  адреса пам ти Затем в счетчик 6 снова заноситс  номер страницы-источника и процедура повтор етс  до окончани  страницы (или массива данных),

Claims (1)

1. Формула изобретени  Оперативное запоминающее устройство , содержащее блок пам ти,информацион- ные входы выходы которого  вл ютс  информационными входами-выходэми устройства и соединены с информационными входами регистра состо ни , синхровход которого подключен к первому выходу дешифратора , управл ющий вход которого  вл етс  первым управл ющим входом устройства, информационные входы дешифратора  вл ютс  адресными входами устройства, второй и третий выходы дешифратора соединены с входами элемента ИЛИ, выход которого подключен к входу выборки блока пам ти, вход записи-считывани  которого  вл етс  вторым управл ющим входом устройства, отличающеес  тем, что, с целью повышени  быстродействи , в устройство введены коммутатор, первый и второй реверсивные счетчики, причем информационные входы реверствных счетчиков подключены к информационным входам выходам устройства, выходы первого и второго реверсивных счетчиков соединен ы с адресными входами соответственно слов и страниц блока пам ти , управл ющие входы коммутатора подключены к выходам регистра состо ни , выход которого соединен входами направлени  счета реверсивных счетчиков, синхровходы которых подключены к выходу коммутатора, первый, второй и третий информационные входы которого соединены соответственно со вторым, третьим и четвертым выходами дешифратора , п тый и шестой выходы которого подключены к входам записи соответственно первого и второго реверсивных счетчиков, входы сброса которых соединены с седьмым выходом дешифратора, выход переноса первого реверсивного счетчика подключен к входу переноса второго реверсивного счетчика, информационные входы группы коммутатора  вл ютс  входами внешнего управлени  адресом устройства.