KR860003554A - 공유식 주메모리 및 디스크 제어기 메모리 어드레스 레지스터 - Google Patents
공유식 주메모리 및 디스크 제어기 메모리 어드레스 레지스터 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 전체 시스템의 블록도.
제2도는 어드레스 레지스터(10)의 논리도.
제3도는 디스크제어기(3)의 논리도.
*도면의 주요 부분에 대한 부호의 설명
(1):데이타처리시스템, (2):중앙처리장치, (3):디스크제어기, (4):주메모리, (6):어드레스버스, (7):제어버스, :(8)데이타버스, (9):버스인터페이스논리, (2-2):데이타레지스터, (2-4):어드레스레지스터, (10):어드레스레지스터, (11):ALU, (12):데이타출력제지스터 A, (14):데이타출력제지스터 B, (16):데이타입력레지스터 A, (18):데이타입력레지스터 B, (20):데이타 RAM, (26):시프트레지스터, (28):디스크장치.
Claims (10)
- 복수의 디스크 구동기중 하나로부터 주 메모리로 데이타 블록을 전송하기 위한 디스크 제어기에 있어서, 상기 복수의 디스크 구동기로부터 수신된 상기 데이타블록의 데이타 바이트를 기억하기 위한 랜덤액세스 메모리(RAM)수단과, 상기 RAM 수단에 결합되어 연속되는 RAM 리이드사이클 도안 상기 RAM수단으로부터 수신된 상기 데이타 바이트를 기억하기 위한 출력제지스터 수단과, 복수의 어드레스 신호를 기억하기 위한 수단과 상기 연속되는 리이드사이클 동안 상기 복수의 어드레스 신호의 시퀀스중 하나를 발생하기 위하여 상기 기억수단을 증분시키기 위한 수단을 갖춘 어드레스 레지스터 수단을 구비한 것으로서 상기 출력레지스터 수단 및 상기 어드레스 레지스터 수단에 결합되어 복수의 우수 어드레스 신호의 시퀀스에 응답하여 복수의 데이타 워어드를 기억하며, 상기 복수의 각 데이타 워어드가 상기 출력레지스터 수단으로부터 수신된 상기 데이타 바이트의 좌측 데이타 바이트 및 우측 데이타 바이트를 포함하며 상기 RAM 수단이 상기 출력 레지스터 수단 및 상기 어드레스 레지스터 수단에 결합되고 상기 복수의 우수 어드레스 신호의 시퀀스 및 복수의 기수 어드레스 신호의 시퀀스에 응답하여 상기 연속되는 RAM리이드 사이클 동안 각각 상기 좌측 데이타 바이트 및 상기 우측 데이타 바이트를 상기 출력 제지스터 수단으로 읽어내는 것을 특징으로 하는 디스크 제어기.
- 제1항에 있어서, 상기 출력 제지스터 수단이 상기 RAM 수단이 상기 복수의 우수 어드레스 수단에 응답할 때 상기 RAM 수단으로부터 수신된 상기 좌측 데이타 바이트를 기억하기 위한 제1출력 레지스터수단과, 상기 RAM 수단이 상기 복수의 기수 어드레스 신호에 응답할 때 상기 RAM 수단으로부터 수신된 상기 우측데이타 바이트를 기억하기 위한 제2출력 레지스터 수단을 구비한 것을 특징으로 하는 디스크 제어기.
- 제2항에 있어서, 제1출력 레지스터 클럭신호 및 RAM인 에이블신호를 발생하기 위한 마이크로 워어드 수단을 아울러 구비하는데, 상기 RAM 수단이 상기 마이크로 워어드 수단에 결합되어 상기 촤측 데이타 바이트를 읽어내기 위하여 상기 RAM 인에이블신호및 상기 복수의 우수 어드레스 신호의 각 시퀀스에 응답하며, 상기 제1출력 레지스터 수단이 상기 마이크로 워어드 수단 및 상기 RAM 수단에 결합되어 상기 RAM 수단으로부터 수신된 상기 좌측 데이타 바이트를 기억하기 위해 상기 제1출력레지스터 클럭신호에 응답하는 것을 특징으로 하는 디스크 제어기.
- 제3항에 있어서, 상기 기억 수단이 상기 복수의 우수 어드레스 신호의 상기 각 시퀀스를 기억하기 위한 카운터 수단과, 상기 마이크로 워어드 수단 및 상기 카운터 수단에 결합되어 상기 복수의 기수 어드레스 신호의 상기 각 시퀀스를 발생하기 위한 상기 카운터 수단을 증분시키기 위해 상기 제1출력 레지스터 출력신호에 응답하는 증분수단을 구비한 것을 특징으로 하는 디스크 제어기.
- 제4항에 있어서, 상기 마이크로 워어드 수단이 제2출력제지스터 클럭신호 및 상기 RAM 인에이블신호를 발생하고, 상기 RAM 수단이 상기 마이크로 워어드 수단에 결합되어 상기 RAM 인에이블 신호 및 상기 복수의 기수 어드레스 신호에 응답하여 상기 우측 데이타 바이트를 읽어내며, 상기 제2출력 레지스터 수단이 상기 마이크로 워어드 수단 및 상기 RAM 수단에 결합되어 상기 제2출력 레지스터 클럭신호에 응답하여 상기 RAM 수단으로부터 수신된 상기 우측 데이타 바이트를 기억하는 것을 특징으로 하는 디스크 제어기.
- 제5항에 있어서, 상기 증분수단이 상기 제2출력 레지스터 클럭신호에 응답하여 상기 복수의 우수 어드레스 신호의 상기 각 시퀀스를 발생하기 위한 상기 복수의 카운터를 증분시키는 것을 특징으로 하는 디스크 제어기.
- 제6항에 있어서, 상기 마이크로 워어드 수단이 메모리 참조 신호를 발생하고, 상기 제1 및 제2출력 레지스터 수단이 상기 메모리 참조 신호에 응답하여 상기 기수 및 우수 데이타 바이트를 읽어내고, 상기 메모리 수단이 상기 복수의 우수 어드레스 신호의 상기 각 시퀀스에 응답하여 상기 데이타 워어드중 한 워어드의 상기 좌측 및 우측 데이타 바이트를 기억하는 것을 특징으로 하는 디스크 제어기.
- 주메모리로부터 복수의 디스크 구동기로 데이타 블록을 전송하기 위한 디스크 제어기에 있어서, 복수의 어드레스 신호를 기억하기 위한 수단과 상기 기억수단을 증분시켜 상기 복수의 어드레스 신호의 시퀀스를 발생하기 위한 수단을 갖추고 있는 어드레스 레지스터 수단을 구비한 것으로서 상기 주 메모리가 기 레지스터 수단에 결합되어 복수의 우수 어드레스 신호의 시퀀스에 응답하여 데이타 워어드 시퀀스를 읽어내며, 상기 주메모리에 결합되어 상기 데이타 워어드의 각 시퀀스를 좌측 데이타 바이트 및 우측 데이타 바이트로서 기억하기 위한 입력 레지스터 수단과, 상기 입력 레지스터 수단 및 상기 어드레스 레지스터 수단에 결합되어 상기 복수의 디스크 구동기로의 계속적인 전송을 위해 연속되는 RAM 리이드 사이클 동안 상기 좌측 데이타 바이트를 기억하기 위한 복수의 기수 어드레스 신호의 시퀀스 및 상기 우측데이 타바이트를 기억하기 위한 상기 복수의 우수 어드레스 신호의 시퀀스에 응답하는 랜덤액세스 메모리(RAM) 수단을 구비하는 것을 특징으로 하는 디스크 제어기.
- 제1항에 있어서, 상기 입력 레지스터 수단이 상기 버스제어 수단에 결합되어 긍정응답 신호에 응답하여 상기 주메모리로부터 수신된 상기 좌측 데이타 바이트를 기억하기 위한 제2입력 레지스터 수단과 상기 버스 제어수단에 결합되어 상기 긍정응답 신호에 응답하여 상기 주 메모리로부터 수신된 상기 우측 데이타 바이트를 기억하기 위한 제1입력 레지스터 수단을 구비하며, 상기 주 메모리가 상기 복수의 우수어드레스 신호에 응답할 때 상기 좌측 데이타 바이트 및 상기 우측 데이타 바이트가 상기 제1 및 제2입력 레지스터 수단에 기억되는 것을 특징으로 하는 디스크 제어기.
- 제9항에 있어서, 상기 좌측 데이타 바이트를 상기 RAM 수단에 써넣기 위해 제1레지스터 출력신호 및 RAM 라이트신호를 발생함과 동시에 상기 우측 데이타 바이트를 상기 RAM 수단에 써넣기 위해 제2레지스터 출력과 상기 RAM 라이트 신호를 발생하기 위한 마이크로 워어드 수단을 아울러 구비한 것을 특징으로 하는 디스크 제어기.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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