KR930008268B1 - 공유식 주메모리 및 디스크 제어기 메모리 어드레스 레지스터 - Google Patents

공유식 주메모리 및 디스크 제어기 메모리 어드레스 레지스터 Download PDF

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루이스 피, 엘빈저
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Abstract

내용 없음.

Description

공유식 주메모리 및 디스크 제어기 메모리 어드레스 레지스터
제 1 도는 전체 시스템의 블록도.
제 2 도는 어드레스 레지스터(10)의 논리도.
제 3 도는 디스크 제어기(3)의 논리도.
* 도면의 주요부분에 대한 부호의 설명
1 : 데이타 처리 시스템 2 : 중앙 처리 장치
3 : 디스크 제어기 4 : 주 메모리
6 : 어드레스 버스 7 : 제어 버스
8 : 데이타 버스 9 : 버스 인터페이스 논리
2-2 : 데이타 레지스터 2-4 : 어드레스 레지스터
10 : 어드레스 레지스터 11 : ALU
12 : 데이타 출력 레지스터 A 14 : 데이타 출력 레지스터 B
16 : 데이타 입력 레지스터 A 18 : 데이타 입력 레지스터 B
20 ; 데이타 RAM 26 : 시프트 레지스터
28 : 디스크 장치
본 발명은 대용량 기억 디스크 제어기에 관한 것으로, 특히 디스크 제어기 데이타 랜덤 액세스 메모리와 데이타 처리 주 메모리 사이에 공유된 어드레스 레지스터에 관한 것이다.
전형적으로 데이타 처리 시스템은 중앙처리 장치이외에도 주 메모리 시스템 및 대용량 기억 서브 시스템을 구비하고 있다. 그 대용량 기억 서브 시스템은 다수의 디스크 구동기 및 디스크 제어기를 구비한다.
보통 5메가헤르쯔 이하의 데이타 비트 속도를 갖는 저속의 종래 시스템에서는, 디스크 제어기가 디스크장치로부터 데이타 바이트로 수신된 데이타 비트들을 어셈블(assemble)한다. 데이타 바이트의 블록은 CPU의 제어하에서 주 메모리로 전송된다.
디스크 기술이 발전됨에 따라, 10메가헤르쯔의 데이타 비트 속도가 실행가능하였다. 이러한 속도로 데이타 바이트를 처리하기 위해서, 통상의 디스크 제어기는 선입선출(first in-first out) 메모리에 바이트를 기억한다. 데이타 바이트는 데이타 비트 가디스크 구동기로부터 수신되어 바이트로 구성되었을 때 주 메모리도 전송된다.
15메가헤르쯔의 고속의 데이타 비트 속도를 위해서는, 디스크 제어기가 한 블록의 데이타 바이트를 기억하는 랜덤 액세스 메모리를 구비한다. 데이타 바이트는 전체 블록이 RAN에 기억된 후 주 메모리에 전송된다.
데이타 RAM과 주 메모리 간의 블록 전송을 위해서, 종래의 디스크 제어기는 데이타 RAM용의 제 1 어드레스 레지스터와 주 메모리용의 제 2 어드레스 레지스터를 구비한다. 퍼엄 웨어 제어하에서, 각 어드레스 레지스터는 각 어드레스로써 로오드된다. 정보는 제 1 어드레스 레지스터의 내용에 의해 선언된 어드레스 기억 장소와 제 2 어드레스 레지스터의 내용에 의해 선언된 어드레스 기억장소 사이에서 전송된다.
이 기술은 두 레지스터의 내용을 조작하는 퍼엄웨어의 리드 온리 메모리(ROM)가격에 대한 두 레지스터의 하드웨어 가격에 균형을 이루게 한다. ROM의 가격이 고가이기 때문에, 디자이너들은 어드레스 발생용 ROM에 기억된 퍼엄웨어를 감소시키도록 보다 많은 하드웨어를 사용하려는 노력을 해왔다. 따라서, 두 어드레스 레지스터를 제공하는 것이 경제적이다.
그러나, ROM의 가격이 크게 감소한 오늘날의 디자인이 있어서는 하드웨어에 비해 퍼엄웨어를 더 많이 사용하는 추세이다.
따라서, 본 발명의 목적은 개량된 디스크 제어기를 제공하는 것이다.
본 발명의 다른 목적은 고성능 디스크 제어기를 제공하는 것이다.
본 발명의 또 다른 목적은 생산 및 보수 비용을 감소시킨 디스크 제어기를 제공하는 것이다.
본 발명에 의하면, 한 블록의 데이타가 디스크 제어기의 제어하에서 주 메모리와 디스크장치 사이에서 전송된다. 그 디스크 제어기는 디스크 장치로의 전송을 위해 주 메모리로부터 수신된 데이타 블록과 주 메모리의 전송을 위해 디스크 장치로부터 수신된 데이타 블록을 기억하기 위한 데이타 랜덤 액세스 메모로(RAM)를 구비한다.
디스크 장치는 RAM에 기억되거나 RAM으로부터 읽혀져 나온 8비트 바이트들을 읽어내고 써넣는다. 주 메모리는 각 워어드 기억장소에 두개의 데이타 바이트를 기억한다.
디스크 제어기 어드레스에 위치한 단일 어드레스 레지스터는 데이타 바이트의 전송을 위해 메모리와 RAM을 어드레스 지정한다.
RAM으로부터 읽어 주 메모리에 써넣는 동작동안, 두개의 데이타 바이트는 계속되는 RAM 리이드 사이클에서 RAM으로부터 읽혀진다. 제 1 데이타 바이트는 제 1 RAM리이드 사이클 동안 데이타 출력 레지스터에 기억되고 제 2 바이트는 제 2 RAM리이드 사이클동안 데이타 출력레지스터 B에 기억된다. 어드레스 레지스터는 각 리이드 사이클 후 증분된다. 각 제 1 RAM리이드 사이클 동안, 어드레스 레지스터는 데이타 출력 레지스터 A 및 B의 내용이 써넣어지는 주 메모리 기억장소를 가리키고 데이타 블록다음 데이타 바이트가 읽혀져서 데이타 출력 레지스터 A에 기억되게 하는 RAM의 기억장소를 가리킨다. 어드레스 지정한다.
주 메모리로부터 읽어내어 RAM에 써넣는 동작동안, 어드레스 레지스터의 내용이 각 기수 RAM리이드 사이클에서 RAM과 주 메모리를 어드레스 레지스터의 내용은 각각 데이타 입력 레지스터 A 및 데이타 입력 레지스터 B로 전송되는 2개의 바이트를 기억하는 워어드 기억장소를 가리킨다.
어드레스 레지스터의 내용은 제 1 RAM라이드 사이클동안 데이타 입력 레지스터 A에 기억된 데이타 바이트가 써넣어지는 RAM의 기억장소를 가리킨다. 어드레스 레지스터의 내용은 데이타 입력 레지스터 B의 내용이 써넣어지는 RAM 기억장소를 가리키고 또한 데이타 입력 레지스터 A 및 데이타 입력 레지스터 B에 기억하기 위하여 다음 데이타워어드를 읽어내는 주 메모리의 기억장소를 가리키도록 다시 증분된다. 주 메모리는 각 우수 RAM 라이트 사이클 동안 어드레스 지정된다는 것에 유의하라.
본 발명의 특징을 이루는 신규의 구성요소는 특별히 부속 청구의 범위에 기재된다. 그러나, 본 발명 자체 및 그 구성 및 동작은 도면과 관련한 다음 설명으로부터 보다 잘 이해할 수 있을 것이다. 제 1 도는 중앙처리 장치(CPU)(2), 주 메모리(4), 디스크 제어기(3)을 구비한 데이타 처리 시스템(1)을 도시한 것으로, 이들을 모두 16비트 데이타 버스(8)와 24비트 어드레스 버스(6)에 공통 접속되어 있다. 그리고 다수의 디스크 구동기 중 하나인 디스크 장치(28)는 디스크 제어기(3)에 결합된다.
CPU(2)는 어드레스 레지스터(202)에 기억된 어드레스로 주 메모리(4)를 어드레스 지정함으로써 디스크장치(28)와 주 메모리(4)사이의 데이타 전송을 개시한다. 구성 워어드는 데이타 레지스터(2-4)에서 수신되어 어드레스 레지스터(10)에 기억된 어드레스에 의해 선언된 기억장소에 있는 데이타 랜덤 액세스 메모리(RAM)(20)의 어드레스 기억장소에 기억된다. 다수의 구성 워어드 및 입/출력(I/O) 명령은 데이타 RAM(20)으로 전송된다. 디스크 제어기(3)는 디스크 제어기(3)로 향하는 디스크 장치(28)의 디스크의 트랙상의 특정 섹터에 기억된 데이타 비트를 전송하게끔 디스크 구동기를 조절하도록 구성 및 명령 워어드를 사용한다.
데이타 바이트는 트랙(18)으로부터 읽혀져서 시프트 레지스터(26)의 "시프트 인"(shift in)입력 단자에 인가된다. 데이타 바이트의 비트들은 디스크 장치(28)로 부터의 클럭신호에 의해 시프트 레지스터(26)로 클럭된다.
완전한 데이타 바이트를 시프트 레지스터(26)에 기억하기 위한 논리는 본 명세서에서 참고로 하는 "프로그램 가능한 유니버셜 동기 바이트 검출기"란 명칭이 동일자의 관련 출원에 기재되어 있다. 그 데이타 8바이트는 비트 데이타 버스(22)를 거쳐 32KB데이타 랜덤 액세스 메모리(RAM)(20)로 전송하기 위하여 데이타 레지스터(24)로 전송되는데, 상기 RAM(20)에서 그것은 어드레스 레지스터(10)의 내용중 비트 9 내지 23에 의해 특정된 바이트 기억장소에 기억된다.
디스크 구동기(28)로부터 데이타 RAM(20)으로 데이타 바이트를 전송하는 것은 데이타 바이트들의 전체 블록이 데이타 RAM(20)에 기억될 때까지 계속된다. 데이타 블록내의 데이타 바이트들의 수는 상기 출원에 기재된 바와 같이 중앙처리장치(CPU)(2)로부터 앞서 수신된 구성 워어드에 의해 결정된다.
구성 워어드는 이 입/출력 명령 응답동안 전송될 데이타 비이트들의 수신 레인지 넘버(range number)를 포함한다. 블록 전송은 그 범위가 0으로 감분될 때 완성된다.
그 시점에 데이타 RAM(20)에 기억된 데이타 바이트들은 그 바이트 워어드의 제 1 데이타 바이트를 전송하는 데이타 출력 레지스터 A(12)와 제 2 데이타 바이트를 전송하는 데이타 출력 레지스터 B(14) 및 16비트 데이타버스(8)를 거쳐 주 메모리(4)로 전송된다.
어드레스 레지스터(10)는 데이타 RAM(20)에서 읽혀진 데이타 바이트의 기억 장소와 주 메모리(2)에 기억된 2바이트 워어드의 기억장소를 기억한다.
데이타 RAM(20)으로부터 주 메모리(4)로의 데이타 바이트 전송을 위해, 데이타 바이트 A는 기억장소 16진 0000에 기억되고, 데이타 바이트 B는 기억장소 16진 0001에 기억되고, 데이타 바이트 C는 기억장소 16진 0002에 기억되며, 데이타 바이트 D는 기억장소 16진 0003에 기억된다. 초기에 어드레스 레지스터 10의 내용은 기억장소 0003를 가리키도록 세트된다. 데이타 바이트 A는 그 기억장소로부터 읽혀져서 데이타 출력 레지스터 A(12)에 기억된다. 이어서 어드레스 레지스터(10)의 내용은 16진 0001로 증분된다. 데이타 바이트 B는 그 기억장소로부터 읽혀져서 데이타 출력 레지스터B(14)에 기억된다.
이어서 어드레스 레지스터(10)의 내용은 0002로 증분된다. 이 결과 데이타 바이트 A 및 B를 기억한 데이타 출력 레지스터 A(12) 및 데이타 출력 레지스터 B(14)의 출력들이 기억장소 16진 0002의 주 메모리(4)에 기억된다.
데이타 RAM(20)은 어드레스 레지스터(10)의 비트 9 내지 23에 의해 어드레스 지정된다. 각 바이트 기억장소는 어드레스 지정이 가능하다. 그러나, 이 예에서는 주 메모리(4)가 어드레스 가능한 워어드이다. 그러므로 어드레스 레지스터(10)의 비트 23은 주 메모리(4)에 의해 무시된다.
데이타 바이트 C는 기억장소 16진 0002로부터 읽혀져서 데이타 출력 레지스터 A(12)에 기억되며 어드레스 레지스터(10)의 내용은 16진 0003으로 증분된다. 데이타 바이트 D는 데이타 RAM(20)으로부터 읽혀져서 데이타 출력레지스터 B(14)에 기억되며 어드레스 레지스터(10)의 내용은 16진 0004로 증분된다. 데이타 출력 레지스터 A(12) 및 데이타 바이트 C 및 D를 기억하는 데이타 출력 레지스터 B(14)의 내용은 기억장소 16진 0002에 뒤따르는 워어드 기억장소인 주 메모리(4)의 기억장소 16진 0004에 기억된다.
워어드 기억장소 16진 1000에 기억된 데이타 바이트 E 및 F와 주 메모리(4)의 워어드 기억장소 16진 1002에 기억된 데이타 바이트 G 및 H를 갖는 데이타 RAM(20)에 대한 주 메모리(4)를 가정하라, 하위 비트 23이 드롭된다는 것에 유의하라, 어드레스 레지스터(10)의 내용은 16진 1000로 초기 설정된다. 주 메모리(4)는 기억장소 16진 1000의 내용, 데이타 바이트 E 및 F를 읽어낼 것이다. 데이타 바이트 E는 데이타 버스 8비트 0-7을 거쳐 데이타 입력 레지스터 A에 기억되고 데이타 바이트 F는 데이타 버스 8비트 8-15를 거쳐 데이타 입력 레지스터 B(18)에 기억된다.
주 메모리(4)는 데이타 워어드가 후반부 버스 사이클 신호 SHBC제어버스(7), 버스 인터페이스 논리(9) 및 데이타 워어드를 데이타 입력 레지스터 A(16) 및 데이타 입력 레지스터 B(18)로 클럭시키는 긍정응답신호 ACK를 거쳐 데이타 버스(8)상에서 얻어질 수 있는 디스크 제어기(3)에 신호를 전송한다. 디스크는 제어기(3)는 어드레스 버스(6)로부터 수신된 채널 번호에 응답한다.
어드레스 레지스터(10)의 내용은 16진 1001로 증분되고 데이타 바이트 E는 그 기억장소에서 데이타 RAM(20)에 기억된다. 다음의 리이드 사이클에 대하여, 어드레스 레지스터(10)의 내용은 16진 1002로 증분된다. 데이타 RAM(20)은 기억장소 16진 1002에 데이타 바이트 F를 기억하고 주 메모리(4)는 데이타 바이트 G 및 H를 각각 데이타 입력 레지스터 A(16) 및 데이타 입력 레지스터 B(18)로 읽어낼 것이다.
상술한 바와같이, 데이타 바이트 G는 데이타 RAM(20)의 기억장소 16진 1003에 기억되고 데이타 바이트 H는 다음의 라이트 사이클에서 기억장소 1004에 기억될 것이다.
제 2 도의 6개의 카운터(10-2), (10-4), (10-6), (10-8), (10-10) 및 (10-12)로 구성되는 어드레스 레지스터(10)의 상세한 논리 회로도이다. 이 레지스터들은 보통 Texas Instrument사에 의해 1976에 발간된 "디자인 기술자를 위한 "TTL 데이타북"에 기재된 texas Instrument 74 LS169회로이다.
그 카운터들은 광신호 ALUOTO+00 내지 ALUOT 7+00에 의해 세개의 ALU(11)사이클에서 로오드된다. 카운터(10-2) 및 (10-4)는 제 1 사이클에서 제 1 바이트로 로오드된다. 카운터(10-6) 및 (10-8)은 카운터(10-2) 및 (10-4)로 부터의 신호 BBAD00+00 내지 BBAD007+00에 의해 로오드되는 반면 ALU(11)는 제 2 바이트를 카운터(10-2) 및 (10-4)로 로오드한다. 카운터(10-10) 및 (10-12)는 제 3 사이클에서 카운터(10-6) 및 (10-8)로 부터의 신호 BBAD08-00 내지 BBAD15+00에 의해 제 1 바이트로써 로오드된다. 그 사이클에서 카운터(10-6) 및 (10-8)은 제 2 바이트로써 로오드되고 카운터(10-2) 및 (10-4)는 제 3 바이트로써 ALU(11)로부터 로오드된다. 그 3바이트는 24비트 어드레스를 이룬다. 모든 24비트들은 주 메모리(4)를 어드레스 지정하고 15비트들 BBAD09+00 내지 BBAD23+00는 데이타 RAM(20)을 어드레스 지정한다.
카운터(10-2), (10-4),(10-8), (10-10) 및 (10-12)는 클럭단자에 인가되는 CLKADD-00 신호의 상승시 G1단자에 저상태는 인가되는 LOADRG-00 신호에 의해 로오드된다.
캐리(Carry)신호 ADDC01-00 내지 ADDC05-00는 어드레스 레지스터(10)의 정상적인 증분 및 감분을 가능케 하도록 6개의 카운터를 결합한다. +1 및 -1단자에 인가된 UPDOWN+00신호는 각각 증분 또는 감분 동작을 지시한다. 접지신호 GNP는 6개의 모든 카운터의 P단자에 인가되고 캐리 신호는 5개의 상위카운터의 T단자에 인가된다. 카운터는 P 및 T(G2)단자에 인가된 신호가 저 상태일 때 CLKADD-00 신호의 상승시 증분할 것이다.
제 3 도는 데이타 RAM(20) 주 메모리(4)의 데이타 전달시 어드레스 레지스터(10)를 제어하는 논리회로의 상세도이다.
어드레스 레지스터(10)의 로오딩은 ROM(16)에 기억된 마이크로프로그램을 어드레스 지정하는 마이크로 시큐엔서(18)에 의해 제어된다. ROM(16)은 디코더(10-36)의 1,2 및 4선택단자에 인가되는 신호 URIR10+00, UPIR09+00 및 UPIR06+00를 발생한다. 디코더(10-36)는 신호 UPIR07+10 및 SRIAEN-00에 의해 인에이블된다. 디코더(10-34)에 인가된 신호 UPIR00+00 및 UPIR01+00는 부정 AND게이트(10-38)에 인가되는 신호 OPCOP1-00를 발생한다. 신호 UPIR13-00는 부 AND 게이트(19-38)의 다른 입력단자에 인가된다. 따라서, 신호 UPIR01+00가 고상태신호 UPIR00+00가 저상태, 신호 UPIR13+00가 저상태, 신호 UPIR08+00가 저상태, 신호 UPIR09+00가 고상태이고 신호 UPIR10+00가 저상태이면 결과적으로 디코더(10-36)출력신호 SPIAOA-00는 저상태가 된다. 그러므로 신호 SPIAOA-00는 어드레스 레지스터(10)의 6개의 카운터 들에 인가되는 로오드 레지스터 신호를 발생하도록 플롭(10-16)을 세트한다.
저상태의 신호 SRIAOA-00는 부정 OR 게이트(10-24), 저상태의 신호 ADDING-10 부정 OP게이트(10-18), 저상태의 신호 ADDINC-20부정 OR 게이트(10-14) 및 어드레스 레지스터(10)에 인가되는 저상태의 클럭신호 CLKADD-00를 거쳐 클럭신호 CLKADD-00를 발생한다. ALU(11)로 부터의 데이타 바이트는 카운터(10-2) 및 (10-4)의 1, 2, 4 및 8입력단자에 인가되어 클럭 신호 CLKADD-00의 싱스시카운터에 기억된다. 이것은 신호 SRIAOA-00가 고상태로 될 때 사이클의 끝에서 발생한다. 이어서 플롭(10-16)은 상술한 바와같이 제 2 데이타 바이트를 수신하게끔 어드레스 레지스터(10)를 조절하도록 신호 CLKSIG-00를 시간 조정함으로서 리세트된다.
데이타 RAM(20)에 대한 주 메모리(4)의 동작을 위하여, 어드레스 레지스터(10)는 데이타 RAM(20)의 동일 지정된 어드레스 기억장소에 기억되어질 주 메모리(4)에 그 데이타 바이트의 어드레스 기억장소를 기억한다. 상술한 주 메모리(4)는 워어드 어드레스를 지정하도록 제 1 도의 하위 비트 신호 BBAD23-00를 무시한다는 것에 유의하라.
버스 인터페이스 논리(9)를 거쳐 주 메모리(4)에 의해 발생된 신호 MYACKG+OM는 각각 데이타 입력 레지스터 A(16) 및 B(18)에 기억하기 위하여 주 메모리(4) 및 데이타 버스(16)로부터 읽혀져 나온 두개의 데이타 바이트를 클럭시킨다. 이어서 퍼엄웨어 제어하에서, 라이트 버퍼 신호 WRTBUF-00는 데이타를 조절하거나 데이타 RAM(20)에 써넣기 위해서 디코더(10-32)에 의해 발생된다.
ROM(16)은 고상태의 신호 UPIR03+00 및 저상태의 신호 UPIR15+00, UPIR16+00, UPIR17+00를 발생한다. 또한 고상태의 신호 UPIR01+00 및 UPIR00+00는 저상태의 신호 OPCOD3-00신호를 발생하도록 디코더(10-34)에 인가된다. 클럭신호 CLKSTA-00가 저상태로 될 때, 신호 WRTBUF-00는 저상태로 되어 부정 OR게이트 (10-30)에 인가됨으로써 데이타 RAM(20)라이트 사이클을 개시하도록 RAMWRT-00신호를 발생시킨다.
플롭(10-26)이 사이클의 종료시까지 세트되지 않기 때문에, NAND 게이트(10-20)에 인가된 출력신호 SELINR-00는 고상태이다. 또한 신호 HDWREN+00는 퍼엄웨어에 의해 고상태로 되어 데이타 입력레지스터 A(16) 및 B(18)로 부터의 독출을 가능케 한다. NAND게이트(10-22)로부터의 출력신호 HBINEL-00는 데이타 비트 레지스터 A(16)의 출력을 인에이블시켜 데이타 MAM(20)에 두개의 데이타바이트중 첫 바이트를 써넣는다.
플롭(10-26)은 WRTBUF-00 신호의 상승시 제 1 데이타 RAM(20)리이드 사이클의 종료시에 세트된다. 라이트 버퍼 신호 WRTBUF-00는 다시 디코더(10-32)에 의해 발생된다. 이것은 신호 RAMWRT-00를 발생함으로써 제 2 라이트 데이타 RAM(20)리이드 사이클을 발생한다. 그러나, 이때 플롭(10-26)은 세트되고 NAND게이트(10-32)에 인가된 신호 SELINR+00는 신호 HBINER-00가 저상태로 되게 함으로써, 출력데이타 입력 레지스터 B(18)을 인에이블시켜 데이타 RAM(20)에 제 2 데이타 바이트를 써넣는다. 플롭(10-26)은 신호 BYTMOD-OS의 상승시 메모리 사이클의 종료시에 리세트된다. 신호 BYTMOD-OS은 주 메모리(4)로부터 데이타 입력 레지스터 B(18)로의 단일 바이트 전달시 플롭(10-26)을 세트시킨다. 플롭(10-26)은 시스템 클리어 신호 CLRBUS-HI에 의해 리세트될 수 있다.
RAMWRT-00 신호는 또한 40나노초 지연라인(10-28), CLKADD-CO 신호, 부정 OR게이트(10-24), 신호 ADDING-10부정 OR게이트(10-18), 신호 ADDING-20 및 부정 OR게이트(10-14)를 거쳐 CLKADD-00 신호를 발생함으로써 어드레스 레지스터 10을 증분시킨다. 어드레스 레지스터(10)는 각 데이타 바이트를 기억한 후 증분되어 주 메모리(4)로부터 읽혀지게 될 다음 데이타 워어드(두개의 워어드 바이트)의 기억장소를 기억한다.
주 메모리(4)에 대한 데이타 RAM(20)의 동작을 위하여, 어드레스 레지스터(10)는 주 메모리(4)에 전송되어질 제 1 바이트의 데이타 RAM(20)의 기억장소를 기억한다. 데이타 RAM(20)리이드 사이클은 RAM인 에이블 신호 RAMENA+00를 발생함으로서 개시된다, 플롭(10-40)은 디코더(10-36)로부터 신호 SRIA09+00를 발생하는 ROM(16)에 의한 마이크로 시큐엔서(18)의 제어하에서 세트되는데, 신호 UPIR10+00는 고상태, 신호 UPIR08+00 및 UPIR09+00는 저 상태이다. 플롭(10-40)은 ALU로 부터의 신호 ALUOTO+00가 고상태일 때 신호 SPIA09-00의 상승시에 세트된다.
제 1 바이트가 데이타 RAM(20)으로부터 읽혀지는 데이타 RAM(20)리이드 사이클 동안, 신호 CLKHWM-00는 디코더(10-32)의 출력단자(2)로부터 퍼엄웨어에 의해 발생된다. 이 경우에 디코더(10-32)는 상술한 바와같이 인에이블되는데, 신호 UPIR15-00는 저상태, 신호 UPIR16-00는 고상탱, 신호 UPIR17-00는 저상태이다. 신호 CLKHWM-00는 제 1 데이타 바이트를 데이타 출력 레지스터 A(12)로 클럭시킨다. 어드레스 레지스터(10)는 부정 OR게이트(10-18)에 인가된 신호 CLKHWM-00에 의해 증분되어 신호 CLKADD-00를 발생한다.
다음 데이타 RAM(20)리이드 사이클동안 퍼엄웨어는 디코더(10-32)로 부터의 출력단자(3)에서 신호 CLKHWL-00를 발생한다. 이제 신호 UPIR15-00는 저상태이고 신호 UPIR16+00 및 UPIR17+00는 고상태이다.
신호 CLKHWL-00는 제 2 데이타 바이트를 데이타 출력 레지스터 B(14)도 클럭시키고 어드레스 레지스터(10)를 증분시키도록 부정 OR게이트(10-18)를 거쳐 CLKADD-00 신호를 발생한다.
데이타 출력 레지스터 A(12) 및 B(14)의 내용은 어드레스 레지스터(10)에 기억된 어드레스에 있는 데이타 버스(8)를 거쳐 퍼엄웨어 제어하에서 주 메모리(4)로 전송된다.
디코더(10-37)는 신호 ALUOT0-00가 고상태일 때 플롭(10-41)을 세트하도록 클럭신호 SRIA07+00를 발생한다. 데이타 출력 레지스터 A(12) 및 데이타 출력 레지스터 B(14)의 F단자에 인가된 출력 신호 MYMREF+00는 출력신호를 인에이블시켜 데이타 버스(8)상에 두개의 데이타 바이트를 둔다. 신호 UPIR07+00 내지 UPIR10+00는 고상태이고, 신호 SRIA EN-00는 저상태이며 클럭신호 CLKSTB-00는 저상태이다.
또한, 동일 어드레스가 데이타 RAM(20)에 인가되어 다음 데이타 바이트를 퍼엄웨어에 의해 데이타 출력 레지스터 A(12)로 읽어내고, 다시 신호 CLKMWL-00를 발생시키고 상술한 바와같이 어드레스 레지스터(10)를 증분시킨다.
데이타 입력 레지스터 A(12) 및 B(14)와 데이타 출력 레지스터 A(16) 및 B(18)는 전술한 디자인 기술자를 위한 TTL데이타북"에 기재된 74S374논리 소자이다.
다수의 신호들이 제 3 도에 도시되어 있는데, 그들은 본 발명의 일부가 아니고 완성을 위하여 포함된다.
디코더(10-37)로부터 부정 OR 게이트(10-30)에 인가된 신호 SPIA00-00는 데이타 RAM(20)으로의 ALU(11)의 데이타 전송을 지시한다. 부정 OR게이트(10-30)에 인가된 신호 FBPLXX-OC는 디스크 장치(28)의 데이타 RAM(20)으로의 데이타 전송을 지시한다. 부정 OP 게이트(10-24)에 인가된 신호 ADDING-00는 퍼엄웨어를 데이타 RAM(20)라이트 동작동안 2진수 1만큼 어드레스 레지스터(10)를 증분 또는 감분시키는 수단에 부여한다.
부정 OR게이트(10-14)에 인가된 신호 WRTDEC-00는 데이타 RAM(20)의 디스크 장치(28)로의 데이타 전송시 어드레스 레지스터(10)를 증분시킨다. 신호 SCHINC-00는 디스크 장치(28)의 섹터 어드레스에 대한 서치동안 어드레스 레지스터(10)를 증분시킨다.
지금까지 본 발명의 양호한 실시예에 대하여 도시 및 설명하여 왔지만 본 분야의 숙련 기술자는 본 발명의 범위에 영향을 주지 않고 여러 가지의 변형 및 수정이 가능함을 알 수 있을 것이다. 따라서, 상술한 소자중 다수의 것이 본 발명의 범위내에서 동일 결과를 나타내는 다른 소자를 교환나 또는 대체될 수 있다. 그러므로, 본 발명은 청구의 범위에 기술한 것만으로 제한된다.

Claims (7)

  1. 데이타 처리 시스템(1)의 디스크 장치(28)와 주 메모리(4)사이에서 데이타 유닛의 블록을 전송하기 위한 디스크 제어기(3)로서, 상기 데이타 처리 시스템이 상기 제어기와 상기 주 메모리 사이에서 데이타 유닛 및 주 메모리 어드레스를 전송하도록 상기 제어기와 상기 주 메모리를 결합하는 버스 유닛(6,8)을 포함하고, 상기 제어기(3)가 제어기(3)와 주 메모리(4)사이에서 전송되는 데이타 유닛을 유지하는 레지스터 유닛(12,14,16,18) 및 어드레스 가능한 기억수단(20)을 포함하며, 1블록의 데이타 유닛을 전송하는 동안 상기 기억수단과 상기 주 메모리의 어드레싱을 용이하게 하는 디스크 제어기에 있어서, 상기 기억수단의 위치어드레스와 상기 주 메모리의 위치 어드레스를 동시에 나타내는 수를 유지하는 어드레스 레지스터(10)와 ; 상기 어드레스 레지스터의 내용이 버스 유닛을 통하여 상기 주 메모리로 전송되는 것 및 상기 내용에 의해 표시된 상기 주 메모리의 위치와 상기 레지스터 사이에서 상기 버스 유닛을 통하여 데이타 유닛이 전송되는 것을 동시에 제어하는 제 1 회로부(9)와 ; 상기 어드레스 레지스터의 내용이 상기 기억수단에 전송되는 것 및 상기 내용에 의해 표시된 상기 기억수단의 위치와 상기 레지스터 유닛사이에서 데이타 유닛이 전송되는 것을 동시에 제어하는 제 2 회로부(10-30,22,40)와 ; 상기 제 1 및 제 2 회로부를 교대로 동작시키는 제 3 회로부(111,118,10-32,10-38)와 ; 상기 제 1 회로부의 각각의 동작중에서 상기 어드레스 레지스터에 유지된 수를 증가시키는 제 4 회로부(10-28,24,18,14)를 포함한 것을 특징으로 하는 디스크 제어기.
  2. 제 1 항에 있어서, 상기 레지스터 유닛이 입력 레지스터(16,18)와 출력 레지스터(12,14)를 포함한 것을 특징으로 하는 디스크 제어기.
  3. 제 2 항에 있어서, 상기 출력 레지스터 수단은 상기 기억 수단이 복수의 우수 어드레스 수단에 응답할 때 상기 기억수단으로부터 수신된 좌측 데이타 바이트를 기억하기 위한 제 1 출력 레지스터 수단과, 상기 기억수단이 복수의 기수 어드레스 신호에 응답할 때 상기 기억수단으로부터 수신된 우측 데이타 바이트를 기억하기 위한 제 2 출력 레지스터 수단을 구비한 것을 특징으로 하는 디스크 제어기.
  4. 제 3 항에 있어서, 제 1 출력 레지스터 클럭 신호 및 RAM인에이블신호를 발생하기 위한 마이크로 워어드 수단을 아울러 구비하는데, 상기 기억수단이 상기 마이크로 워어드 수단에 결합되어 상기 좌측 데이타 바이트를 읽어내기 위하여 상기 RAM인에이블 신호 및 상기 복수의 우수 어드레스 신호의 각 시퀀스에 응답하며, 상기 제 1 출력 레지스터 수단이 상기 마이크로 워어드 수단 및 상기 기억수단에 결합되어 상기 수단으로부터 수신된 상기 좌측 데이타 바이트를 기억하기 위해 상기 제 1 출력 레지스터 클럭 신호에 응답하는 것을 특징으로 하는 데스크 제어기.
  5. 제 4 항에 있어서, 상기 마이크로 워어드 수단이 제 2 출력 레지스터 클럭 신호 및 상기 RAM 인에이블 신호를 발생하고, 상기 기억 수단이 상기 마이크로 워어드 수단에 결합되어 상기 RAM 인에이블 신호 및 상기 복수의 기수 어드레스 신호에 응답하여 상기 우측 데이타 바이트를 읽어내며, 상기 제 2 출력 레지스터 수단이 상기 마이크로 워어드 수단 및 상기 기억수단에 결합되어 상기 제 2 출력 레지스터 클럭 신호에 응답하여 상기 RAM 수단으로부터 수신된 상기 우측 데이타 바이트를 기억하는 것을 특징으로 하는 디스크 제어기.
  6. 제 5 항에 있어서, 상기 마이크로 워어드 수단이 메모리 참조 신호를 발생하고, 상기 제 1 및 제 2 출력 레지스터 수단이 상기 메모리 참조 신호에 응답하여 상기 기수 및 우수 데이타 바이트를 읽어내고, 상기 메모리 수단이 상기 복수의 우수 어드레스 신호의 상기 각 시퀀스에 응답하여 상기 데이타 워어드중 한 워어드의 상기 좌측 및 우측 데이타 바이트를 기억하는 것을 특징으로 하는 디스크 제어기.
  7. 제 1 항에 있어서, 상기 제 1 회로부가 상기 레지스터 유닛과 상기 주 메모리 사이에서 2개의 데이타 유닛의 전송을 제어하도록 상기 레지스터에 유지된 숫자들중 하나걸러의 숫자들에 대하여 동작하고, 상기 제 2 회로부가 상기 레지스터 유닛과 상기 기억수단 사이에서 1개의 데이타 유닛의 전송을 제어하도록 상기 어드레스 레지스터에 유지된 각각의 숫자에 대하여 동작하는 것을 특징으로 하는 디스크 제어기.
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