NO171434B - Anordning ved en magnetplatestyreinnretning - Google Patents

Description

Den foreliggende oppfinnelse vedrører en anordning ved en magnetplatestyreinnretning for overføring av blokker av dataenheter mellom en magnetplatedrivanordning og hovedlageret i et databehandlingssystem, der nevnte system innbefatter en bussenhet som sammenkobler nevnte styreenhet og nevnte hovedlager for overføring av dataenheter og hovedlageradresser mellom nevnte styreenhet og nevnte hovedlager, og der nevnte styreenhet innbefatter et adresserbart lager og en registerenhet, idet nevnte registerenhet holder en dataenhet som overføres mellom nevnte styreenhet og nevnte hovedlager, for å muliggjøre adresseringen av både nevnte lager og nevnte hovedlager under overføringen av dataenheter i en blokk.

Et databehandlingssystem omfatter vanligvis, i tillegg til en sentral prosessorenhet, et hovedlagerdelsystem og et masse-lagerdelsystem. Masselagerdelsystemet omfatter et antall magnetplatedrivanordninger og en magnetplatestyreinnretning.

I de tidligere kjente systemer som opererer med lavere hastighet og som vanligvis har en databittakt av 5 megahertz eller mindre, vil magnetplatestyreinnretningen samle databitene mottatt fra magnetplateanordningen i databitgrupper. Blokker av databitgrupper vil overføres til hovedlager under styring av CPU.

Ettersom magnetplateteknologien forbedret seg, ble databittakter i størrelsesorden 10 Megahertz mulige. For å behandle databitgrupper med denne takt, vil typisk magnetplatestyreinnretninger lagre bitgrupper i et først-inn-først-ut lager. Databitgruppene vil overføres til hovedlager ettersom databitene' ble mottatt fra magnetplatedrivanordningen og organisert i bitgrupper.

For de høyere databittakter av størrelsesorden 15 Megahertz, omfattet magnetplatestyreinnretningen et direktelager for å lagre en blokk av databitgrupper. Databitgruppene ble overført til hovedlager etter at hele blokken var lagret i

RAM.

For blokkoverføringen mellom data RAM og hovedlager, omfatter tidligere kjente magnetplatestyreinnretninger et første adresseregister for data RAM og et andre adresseregister for hovedlager. Under fastvarestyring lastes hvert adresseregister med sin respektive adresse. Informasjon overføres mellom adressestedet angitt av innholdet i det første adresseregisteret og adressestedet angitt av innholdet i det andre adresseregisteret.

Denne teknikk balanserte maskinvarekostnaden for de to registrene mot leselagerets (ROM) kostnad i fastvaren for å manipulere innholdet i de to registrene. Ettersom kostnaden for leselagrene var høy, forsøkte konstruktørene å anvende mer maskinvare for å redusere fastvaren lagret i ROM for adressegenerering. Følgelig ble det økonomisk å tilveiebringe to adresseregistre.

Imidlertid har kostnaden for leselagre minsket i stor grad. Dagens konstruksjoner heller mot større bruk av fastvare sammenlignet med bruken av maskinvare i konstruksjonen.

Formål med oppfinnelsen er å tilveiebringe en forbedret magnetplatestyreinnretning som har større yteevne, samt en redusert produkt og vedlikeholdskostnad.

Den innledningsvis nevnte anordning kjennetegnes ifølge oppfinnelsen ved et adresseregister for å holde et nummer, idet nevnte nummer er representativt samtidig for både adressen for et lagersted i nevnte lager og adressen for et lagersted i nevnte hovedlager,

en første kretsdel for å styre samtidig overføringen over nevnte bussenhet av innholdet i nevnte adresseregister til nevnte hovedlager og overføringen over nevnte bussenhet av en

dataenhet mellom nevnte registerenhet og stedet i nevnte hovedlager som er representert av nevnte innhold,

en andre kretsdel for å styre samtidig overføringen av innholdet i nevnte adresseregister til nevnte lager og overføringen av en dataenhet mellom nevnte registerenhet og lagerstedet i nevnte lager som er representert ved nevnte innhold,

en tredje kretsdel for å bevirke den vekselvise operasjon av nevnte første og andre kretsdeler, og

en fjerde kretsdel for å bevirke inkrementering av nummeret som holdes i nevnte adresseregister mellom hver operasjon hos nevnte andre kretsdel•

Ytterligere utførelser av anordningen, ifølge oppfinnelsen, er angitt nærmere i de vedlagte patentkrav. Selve oppfinnelsen, både hva angår organisering og operasjon vil imidlertid best forstås med henvisning til den ettfølgende beskrivelse i forbindelse med vedlagte tegninger. Fig. 1 viser et blokkskjema over det totale systemet.

Fig. 2 er et logikkskjema over adresseregister 10.

Fig. 3 er et logikkskjema over magnetplatestyreinnretningen 3. Fig. 1 viser databehandlingssystemet 1 som omfatter en sentral prosessorenhet (CPU) 2, et hovedlager 4 og en magnetplatestyreinnretning 3, samtlige koplet felles til en 16-bit databuss 8 og en 24-bit adressebuss 6. En magnet-plateanordning 28, en av et antall magnetplatedrivanordninger, er koplet til en magnetplatestyreinnretning.

CPU 2 initierer en dataoverføring mellom magnetplateanordningen 28 og hovedlageret 4 ved adressering av hovedlageret 4 ved hjelp av en adresse lagret i adresseregisteret 2-2. Et konfigurasjonsord mottas i dataregisteret 2-4 og lagres i et adressested i et datadirektelager (RAM) 20 på et sted angitt av en adresse lagret 1 adresseregisteret 10. Et antall konfigurasjonsord og en inngangs/utgangs (1/0) instruksjon overføres til data RAM 20. Magnetplatestyreinnretningen 3 anvender konfigurasjonen og instruksjonsordene til å sette magnetplatedrivanordning i stand til å overføre databiter lagret i en angitt sektor på et spor hos en magnetplate i magnetplateanordningen 28 til magnetplatestyreinnretningen 3.

Databitgrupper leses fra sporet og tilføres en "skift inn" inngangsterminal hos et skiftregister 26. Bitene i databitgruppen klokkes inn i skiftregisteret 26 ved hjelp av et klokkesignal fra magnetplateanordningen 28.

Logikken for lagring av en fullstendig databitgruppe i skiftregisteret 26 er beskrevet i Norsk patentsøknad nr. 853920 som inngår her med henvisning. Databitgruppen overføres til et dataregister 24 for overføring over en 8-bit databuss 22 til et 32 KB data direktelager (RAM) 20 hvor det lagres i et bitgruppested angitt av biter 9 t.o.m 23 av innholdet i et adresseregister 10.

Databitgruppeoverføringen fra magnetplateanordningen 28 til data RAM 20 fortsetter inntil en hel blokk av databitgrupper er lagret i data RAM 20. Antallet av databitgrupper i datablokken bestemmes av konfigurasjonsordet som tidligere er mottatt fra en sentral prosessorenhet (CPU) 2 som beskrevet i nevnte Norske patentsøknad 853920.

Konfigurasjonsordet omfatter et områdeantall som er antallet av databitgrupper som skal overføres under dette innmatnings/ utmatningsordresvar. Blokkoverføringen er komplett når området dekrementeres til NULL.

Ved det tidspunktet blir databitgruppene som er lagret i data RAM 20 overført til hovedlager 4 via et datautgangsr egi ster

A 12 som overfører den første databitgruppen i et 2-bit-gruppeord og et datautgangsregister B 14 som overfører den andre databitgruppen på 16-bit databussen 8.

Adresseregisteret 10 lagrer stedet for databitgruppen som leses inn i data RAM 20 og stedet i 2-bitgruppeordet lagret i hovedlageret 2.

For databitgruppeoverføringen fra data RAM 20 til hovedlager 4, antas at databitgruppen A lagres i sted hexadesimal 0000, databitgruppen B lagres i sted hexadesimal 0001, databitgruppe C lagres i sted hexadesimal 0002, og databitgruppe D lagres i sted hexadesimal 0003. Først blir innholdet i adresseregister 10 satt til å peke mot sted hexadesimal 0000. Databitgruppe A leses fra det stedet og lagres i datautgangsregister A 12. Innholdet i adresseregister 10 inkrementeres så til hexadesimal 0001. Databitgruppe B leses fra det stedet og lagres i datautgangsregisteret B 14.

Innholdet i adresseregisteret 10 blir så inkrementert til hexadesimal 0002. Dette resulterer i at utmatningene fra datautgangsregisteret A 12 og datautgangsregisteret B 14, som lagrer databitgrupper A og B, lagres i hovedlageret 4 på sted hexadesimal 0002.

Bemerk at data RAM 20 adresseres av biter 9 t.o.m. 23 i adresseregister 10. Hvert bitgruppested er adresserbart. I dette eksempel er imidlertid hovedlageret 4 ordadresserbart. Derfor blir bit 23 i adresseregister 10 ignorert av hovedlager 4.

Databitgruppe C leses fra sted hexadesimal 0002 og lagres i datautgangsregister A 12 og innholdet i adresseregister 10 inkrementeres til hexadesimal 0003. Databitgruppe D leses fra data RAM 20 og lagres i datautgangsregister B14 og innholdet i adresseregister 10 inkrementeres til hexadesimal 0004. Innholdet i datautgangsregister A 12 og datautgangsregister B 14 som lagrer databitgrupper C og D lagres i sted hexadesimal 0004 i hovedlager 4 som er ordstedet som følger sted hexadesimal 0002.

Anta et hovedlager 4 til data RAM 20 med databitgrupper E og F lagret i ordsted hexadesimal 1000 og databitgrupper G og H lagret i ordsted hexadesimal 1002 i hovedlager 4. Bemerk at den lavere ordens bit 23 er frafalt.

Innholdet i adresseregister 10 er initialisert til hexadesimal 1000. Hovedlageret 4 vil utlese innholdet i sted hexadesimal 1000, databitgruppene E og F. Databitgruppen E lagres i datainngangsregisteret A 16 via databussens 8 bits 0-7 og databitgruppen F lagres i datainngangsregisteret B 18 via databussens 8 bits 8-15.

Hovedlageret 4 signalerer til magnetplatestyreinnretningen 3 at dataordet er tilgjengelig på databuss 8 via et andre halve bussyklussignal SHBC, en kontrollbuss 7, bussgrensesnitt-logikk 9 og et erkjennelsesignal ACK som klokker dataordet inn i datainngangsregisteret A 16 og datainngangsregisteret B 18. Magnetplatestyreinnretningen 3 reagerer på dens kanalnummer mottatt fra adressebussen 6.

Innholdet i adresseregisteret 10 inkrementeres til hexadesimal 1001 og databitgruppe E lagres i data RAM 20 på det stedet. For den neste lesesyklusen, inkrementeres innholdet i adresseregisteret 10 til hexadesimal 1002. Data RAM vil lagre databitgruppe F i sted hexadesimal 1002 og hovedlager 4 vil utlese databitgrupper G og H i henholdsvis datainngangsregister A 16 og datainngangsregister B 18.

Som angitt ovenfor vil databitgruppe G bli lagret i sted hexadesimal 1003 i data RAM 20 og databitgruppe H vil bli lagret i sted hexadesimal 1004 ved påfølgende skrivesykluser. Fig. 2 viser den detaljerte logikk for adresseregisteret 10 som utgjøres av seks tellere 10-2, 10-4, 10-6, 10-8, 10-10 og 10-12. De er typisk Texas Instruments 74LS169 kretser, beskrevet i "The TTL Data Book for Design Engineers", andre utgave, utgitt 1976 av Texas Instruments Incorporated, Dallas, Texas, USA.

Tellerne lastes på tre ALU 11 sykluser av åtte signaler ALUOTO+00 t.o.m. ALUOT7+00. Tellerne 10-2 og 10-4 lastes ved den første syklusen med den første bitgruppen. Tellerne 10-6 og 10-8 lastes ved hjelp av signalene BBADOO+00 t.o.m. BBAD07+00 fra tellerne 10-2 og 10-4 med den første bitgruppen, mens ALU laster den andre bitgruppen inn i tellerne 10-2 og 10-4. Tellerne 10-10 og 10-12 lastes ved den tredje syklusen med den første bitgruppen ved hjelp av signaler BBAD08+00 t.o.m. BBAD15+00 fra teller 10-6 og 10-8. På den syklusen lastes tellerne 10-6 og 10-8 med den andre bitgruppen og tellerne 10-2 og 10-4 lastes fra ALU 11 med den tredje bitgruppen. De tre bitgruppene utgjør 24-bit adressen. Samtlige 24 biter adresserer hovedlageret 4 og 15 biter, BBAD09+00 t.o.m. BBAD23+00, adresserer data RAM 20.

Tellerne 10-2, 10-4, 10-6, 10-8, 10-10 og 10-12 lastes av et LOADRG-00 signal lavt tilført en Gl-terminal når et CLKADD-00 signal oppstår tilført en klokketerminal.

Mentesignaler ADDCOl-00 t.o.m. ADDC05-00 kopler de seks tellerne for å muliggjøre normal inkrementering og dekrementering av adresseregisteret. UPD0WN+00 signalet tilført +1 og -1 terminalene angir henholdsvis inkrementer eller dekrementeroperasjonen. Bemerk at et jordsignal GND tilføres P-terminalene på samtlige seks tellere og mentesignalet tilført T-terminalene på de fem høyere ordens tellere. En teller vil inkrementere når CLKADD-00 signalet oppstår, når signalene som tilføres P og T (G2) terminalene er lave.

Fig. 3 viser det detaljerte logikkstyringsadresseregisteret 10 under data RAM 20-hovedlager 4 dataoverføringen.

Lastingen av adresseregisteret 10 styres av en mikrosekvens-danner 18 som adresserer et mikroprogram lagret i et ROM 16. ROM 16 genererer signaler UPIRlO+00, UPIR09+00 og UPIR08+00 som tilføres 1, 2 og 4 valgterminalene på en dekoder 10-36. Dekoderen 10-36 åpnes av signaler UPIR07+10 og SRIAEN-00. Signalene UPIROO+00 og UPIROl+00 tilført en dekoder 10-34 genererer signal OPCODl-00 som tilføres en negativ OG-port 10-38. Signal UPIR13-00 tilføres den andre inngangs-terminalen på en negativ OG-port 10-38. Derfor resulterer signal UPIROl+00 høyt, signal UPIROO+00 lavt, signal UPIR13+00 lavt, signal UPIR08+00 lavt, signal UPIR09+00 høyt og signal TJPIR10+00 lavt i at dekoder 10-36 utmater signal SRIAOA-OO lavt. Signal SRIAOA-00 setter derfor en vippe (flop) 10-16 til å generere lastregistersignal LOADRG-00 som tilføres de seks tellerne i adresseregister 10.

Signal SRIAOA-00 lavt genererer også klokkesignalet CLKADD-00 via en negativ-ELLER-port 10-24, et signal ADDINC-10 lavt, en negativ-ELLER-port 10-18, et signal ADDINC-20 lavt, en negativ-ELLER-port 10-14 og klokkesignal CLKADD-00 lavt, som tilføres adresseregister 10. Databitgruppen fra ALU 11 tilføres 1, 2, 4 og 8 inngangsterminalene på tellerne 10-2 og 10-4 og lagres i tellerne når klokkesignalet CLKADD-00 oppstår. Dette skjer ved slutten av syklusen når signal SRIAOA-00 går høyt. Vippe 10-16 blir så tilbakestillet av taktsignalet CLKSIG-00 for å sette adresseregister 10 i stand til å motta den andre databitgruppen som beskrevet ovenfor.

For operasjonen fra hovedlager 4 til data RAM 20 lagrer adresseregister 10 i adressestedet for de to databitgruppene i hovedlageret 4 som skal lagres i de samme utpekte adresse-stedene i data RAM 20. Bemerk at som beskrevet ovenfor ignorerer hovedlager 4 det lavere ordens bitsignal BBAD23+00, fig. 1, for å utpeke ordadressen.

Et signal MYACKG+OM generert av hovedlageret 4 via buss-grensesnittlogikk 9 klokker de to databitgruppene lest fra hovedlageret 4 og databussen 16 for lagring i henholdsvis datainngangsregistre A 16 og B 18. Under fastvarestyring blir så et skrivebuffersignal WRTBUF-00 generert av en dekoder 10-32 for å statussette eller skrive data inn i RAM 20.

ROM 16 genererer signal UPIR03+00 høyt og signal UPIR15+00, UPIR16+00 og UPIR17+00 lavt. Videre blir signaler UPIROl+00 og UPIROO+00 høye tilført dekoder 10-34 til å generere signal OPCOD3-00 lavt. Når klokkesignal CLKSTA-00 går lavt, går signal WRTBUF-00 lavt og tilføres en negativ-ELLER-port 10-30 hvorved genereres et RAMWRT-00 signal for å initiere en data RAM 20 skrivesyklus.

Ettersom vippe 10-26 ikke settes før slutten av syklusen, er utgangssignalet SELINR-00 som tilføres en NOG-port 10-22 høyt. Videre blir et signal HDWREN+00 tvunget høyt av fastvare til å muliggjøre en lesning fra datainngangs-registrene A 16 og B 18. Utgangssignalet HBINEL-00 fra NOG-port 10-22 setter utgangen hos datainngangsregisteret A 16 i stand til å skrive de to første av databitgruppene inn i data RAM 20.

Vippe 10-26 settes ved slutten av den første data RAM 20 lesesyklusen når WRTBUF-00 signalet oppstår. Skrivebuffersignal WRTBUF-00 blir påny generert av dekoder 10-32. Dette genererer en andre skrivedata RAM lesesyklus ved generering av signal RAMWRT-00. Denne gang blir imidlertid vippe 10-26 satt og signalet SELINR+00 tilført en NOG-port 10-20 tvinger signalet HBINER-00 lavt, hvorved muliggjøres at utgangen fra datainngangsregisteret B 18 skriver den andre databitgruppen inn i data RAM 20. Vippen 10-26 tilbakestilles ved slutten av lagersyklusen når signal BYTM0D-05 oppstår. Signal BYTMOD-05 setter vippe 10-26 på en enkelt bitgruppeoverføring fra hovedlager 4 til datainngangsregister B 18. Vippe 10-26 kan tilbakestilles av et systemslettesignal CLRBUS-HI.

RAMWRT-00 signalet inkrementerer også adresseregister 10 ved generering av CLKADD-00 signalet via en 40 nanosekunders forsinkelseslinje 10-28, et CLKADD-OD signal, negativ ELLER-port 10-24, signal ADDINC-10, negativ ELLER-port 10-18, signal ADDINC-20, og negativ ELLER-port 10-14. Adresseregisteret 10 inkrementeres etter lagring av hver databitgruppe og nå stedet for det neste dataordet (to bitgrupper) som skal leses fra hovedlageret 4.

For operasjonen fra data RAM 20 til hovedlager 4, lagrer adresseregister 10 stedet i data RAM 20 for den første bitgruppen som skal overføres til hovedlager 4. En data RAM 20 lesesyklus initieres ved å generere et RAM åpnesignal RAMENA+00. En vippe 10-40 settes under mikrosekvensdannerens 18 styring ved hjelp av ROM 16 genereringssignalet SRIA09-00 fra dekoder 10-36, idet signal UPIRlO+00 er høyt og signalene UPIR08+00 og UPIR09+00 er lave. Vippe 10-40 settes når signal SRIA09+00 oppstår, når signal ALUOTO+00 fra ALU 11 er høyt.

Under data RAM 20 lesesyklus i hvilken den første bitgruppen leses fra data RAM 20, genereres signal CLKHWM-00 av fastvaren fra utgangsterminal 2 på dekoderen 10-32. I dette tilfellet blir dekoderen 10-32 klargjort som beskrevet ovenfor, signal UPIR15+00 er lavt, signal UPIR16+00 er høyt, og signal UPIR17+00 er lavt. Signal CLKHWM-00 klokker den første databitgruppen inn i datautgangsregister A 12. Adresseregister 10 inkrementeres av signal CLKHWM-00 tilført negativ-ELLER-port 10-18 til å generere signal CLKADD-00.

Under den neste data RAM 20 lesesyklus, genererer fastvaren signal CLKHWL-00 på utgangsterminal 3 fra dekoderen 10-32. Signal UPIR15+00 er nå lavt og signalene UPIR15+00 og UPIR17+00 er høye.

Signal CLKHWL-00 klokker den andre databitgruppen inn i datautgangsregister B 14 og genererer CLKADD-00 signalet via negativ ELLER-porten 10-18 for å inkrementere adresseregisteret 10.

Innholdet i datautgangsregistrene A 12 og B 14 overføres til hovedlageret 4 under fastvarestyring via databuss 8 på adressen lagret i adresseregisteret 10.

En dekoder 10-37 genererer et klokkesignal SRIA07-00 for å sette en vippe 10-41 når signal ALUOTO+00 er høyt. Utgangs-signal MYMREF+00 tilført F-terminalen i datautgangsregister A 12 og datautgangsregister B 14 muliggjør utgangssignalene som plasserer de to databitgruppene på databuss 8. Signalene UPIR07+00 t.o.m. UPIRlO+00 er høye, signal SRIAEN-00 er lavt og klokkesignal CLKSTB-00 er lavt.

Videre blir den samme adressen tilført RAM 20 for å utlese den neste databitgruppen inn i datautgangsregister A 12 ved hjelp av fastvaren, hvor det påny genereres signal CLKHWL-00 og påny inkrementeres adresseregisteret 10 som beskrevet ovenfor.

Datautgangsregi s terene A 12 og B 14 og datainngangs-registerene A 16 og B 18 er 74S374 logiske elementer beskrevet i tidligere nevnte "TTL Data Book for Design Engineers".

Et antall signaler er vist i fig. 3 som ikke del av oppfinnelsen, men som er innbefatter for fullstendighetens skyld.

Signal SRIAOO-00 tilført negativ ELLER-porten 10-30 fra dekoderen 10-37 angir en dataoverføring fra ALU 11 til data RAM 20. Signal FBPLXX-0C tilført negativ ELLER-porten 10-30 angir en dataoverføring fra magnetplateanordningen 28 til data RAM 20. Signal ADDINC-00 tilført negativ ELLER-porten 10-24 gir fastvaren et middel for inkrementering eller dekrementering av adresseregisteret 10 med binær EN under en data RAM 20 skriveoperasjon.

Signal WRTDEC-00 tilført negativ ELLER-porten 10-14 inkrementerer adresseregisteret 10 ved en dataoverføring fra data RAM 20 til magnetplateanordningen 28. Signal SCHINC-00 inkrementerer adresseregisteret 10 under en magnetplateanordnings 28 søk etter sektoradressen.

Claims (7)

1. Anordning ved en magnetplatestyreinnretning (3) for over-føring av blokker av dataenheter mellom en magnetplatedrivanordning (28) og hovedlageret (4) i et databehandlingssystem (1), der nevnte system innbefatter en bussenhet (6, 8) som sammenkobler nevnte styreenhet og nevnte hovedlager for overføring av dataenheter og hovedlageradresser mellom nevnte styreenhet og nevnte hovedlager, og der nevnte styreenhet innbefatter et adresserbart lager (20) og en registerenhet (12, 14, 16, 18), idet nevnte registerenhet holder en dataenhet som overføres mellom nevnte styreenhet og nevnte hovedlager, for å muliggjøre adresseringen av både nevnte lager og nevnte hovedlager under overføringen av dataenheter i en blokk, karakterisert ved: et adresseregister (10) for å holde et nummer, idet nevnte nummer er representativt samtidig for både adressen for et lagersted i nevnte lager og adressen for et lagersted i nevnte hovedlager, en første kretsdel (9) for å styre samtidig overføringen over nevnte bussenhet av innholdet i nevnte adresseregister til nevnte hovedlager og overføringen over nevnte bussenhet av en dataenhet mellom nevnte registerenhet og stedet i nevnte hovedlager som er representert av nevnte innhold, en andre kretsdel (10-30, 22, 40) for å styre samtidig overføringen av innholdet i nevnte adresseregister til nevnte lager og overføringen av en dataenhet mellom nevnte registerenhet og lagerstedet i nevnte lager som er representert ved nevnte innhold, en tredje kretsdel (111, 118, 10-32, 10-38) for å bevirke den vekselvise operasjon av nevnte første og andre kretsdeler, og en fjerde kretsdel (10-28, 24, 18, 14) for å bevirke inkrementering av nummeret som holdes i nevnte adresseregister mellom hver operasjon hos nevnte andre kretsdel.

2. Anordning som angitt i krav 1, karakterisert ved at nevnte registerenhet omfatter et inngangsregister (16, 18) og et utgangsregister (12, 14).

3. Anordning som angitt i krav 2, karakterisert ved at utgangsregisteret omfatter en første utgangsregisterdel for lagring av en venstre databitgruppe som mottas fra nevnte adresserbare lager når dette reagerer overfor et flertall av partallsadressesignaler, og en andre utgangsregisterdel for lagring av en høyre databitgruppe mottatt fra nevnte adresserbare lager når dette reagerer overfor et flertall av oddetallsadressesignaler.

4. Anordning som angitt i krav 3, karakterisert ved at den dessuten omfatter mikroordmiddel for generering av et første utgangsregisterklokkesignal og et adresserbart lager (RAM) klarsignal, idet nevnte lager er koblet til nevnte mikroordmiddel og reagerer overfor nevnte klarsignal og hvert av en sekvens av flertallet av partallsadressesignaler for utlesning av nevnte venstre databitgruppe, idet den første utgangsregisterdelen er koblet til nevnte mikroordmiddel og nevnte adresserbare lager og reagerer på den første utgangsregisterdelens klokkesignal for lagring av nevnte venstre databitgruppe som mottas fra det adresserbare lageret (RAM).

5. Anordning som angitt i krav 4, karakterisert ved at nevnte mikroordmiddel genererer et andre utgangsregisterklokkesignal og nevnte adresserbare lagers (RAM) klarsignal, idet nevnte adresserbare lager (RAM) er koplet til nevnte mikroordmiddel og reagerer på nevnte adresserbare lager (RAM) klarsignal og nevnte flertall av oddetalls adressesignaler for utlesning av nevnte høyre databitgruppe, idet nevnte andre utgangsregisterdel er koplet til nevnte mikroordmiddel og nevnte adresserbare lager og reagerer på nevnte andre utgangsregisterdels klokkesignal for lagring av nevnte høyre databitgruppe som mottas fra nevnte adresserbare lager.

6. Anordning som angitt i krav 5, karakterisert ved at nevnte mikroorddel dessuten genererer et lagerreferansesignal, idet nevnte første og andre utgangs-registerdeler reagerer på nevnte lagerreferansesignal for utlesning av venstre og høyre databitgrupper, idet nevnte hovedlager reagerer på nevnte hvert av nevnte sekvens av flertall av partallsadressesignaler for lagring av nevnte venstre og nevnte høyre databitgrupper av et av nevnte dataord.

7. Anordning som angitt i krav 1, karakterisert ved at nevnte første kretsdel bevirkes til å operere for vekselvise nummer som holdes i nevnte adresseregister til å styre overføringen av to dataenheter mellom nevnte registerenhet og nevnte hovedlager, og at nevnte andre kretsdel bevirkes til å operere for hvert nummer som holdes i nevnte adresseregister til å styre overføringen av en enkelt dataenhet mellom nevnte registerenhet og nevnte lager.