CN1004946B - 磁盘控制器 - Google Patents

Abstract

一个公用地址寄存器，用于在磁盘系统中的成组传输期间对主存储器和磁盘控制器数据随机存取存储器（ＲＡＭ）中具有共同地址的单元进行寻址。数据位由磁盘控制器接收，并以数据字节的形式存放在ＲＡＭ中。公用地址寄存器存储的地址既表示ＲＡＭ中数据字节从中传输出来的单元，又表示主存储器中要存入数据字节的单元。

Description

磁盘控制器

本发明总的来说涉及大容量存储磁盘控制器的领域，更具体地说，涉及在一个磁盘控制器数据随机存取存储器和一个数据处理主存储器之间共享的地址寄存器。

除了一个中央处理单元外，一个数据处理系统一般还包括一个主存储器子系统和一个大容量存储子系统，该大容量存储子系统包括多个磁盘驱动器和一个磁盘控制器。

先有技术中速度较慢的系统一般具有5兆赫或更低的数据比特率，磁盘控制器将从磁盘装置接收到的数据位汇编成数据字节，在CPU的控制下数据字节块将被传输到主存储器。

随着磁盘技术的改进，可以做到10兆赫量级的数据比特率。为了在这一速率下处理数据字节，一般的磁盘控制器将在一个先入-先出存储器中存储字节，数据字节是随着数据位从磁盘驱动器的接收和编制成字节而同时传输给主存储器。

对于15兆赫量级的更高的数据比特率，磁盘控制器包括一个存储数据字节块的随机存取存储器。数据字节是在整个字块被存入RAM之后被传输到主存储器。

对于在数据RAM和主存储器之间的字块传输，先有技术中的磁盘控制器包括一个用于数据RAM的第一地址寄存器和一个用于主存储器的第二地址寄存器。在固件控制下，每一地址寄存器被装入它们相应的地址。信息的传输是在由第一地址寄存器的内容所限定的地址单元和由第二地址寄存器的内容所限定的地址单元之间进行。

这一技术使两个寄存器的硬件成本与控制两个寄存器内容的固件的只读存储器（ROM）的成本达到平衡。由于ROM的成本很高，设计人员尝试了使用更多的硬件以减少存储在ROM中用于产生地址的固件。因此，提供两个地址寄存器是经济的。

然而，ROM的成本已经极大地降低。在目前的设计中，比起在设计中采用硬件来说，倾向于更多的采用固件。

因此，本发明的一个目的是提供一种改进的磁盘控制器。

本发明的另一个目的是提供一种性能更高的磁盘控制器。

本发明的再一个目的是提供一种具有降低了的生产和维护成本的磁盘控制器。

一个数据字块是在磁盘控制器的控制下在主存储器和磁盘装置之间进行传输。磁盘控制器包括一个数据随机存取存储器（RAM），该RAM用于存储从主存储器接收以便向磁盘装置传输的数据字块，以及从磁盘装置接收以便向主存储器传输的数据字块。

磁盘装置对存入或读出RAM的八位字节进行读和写。主存储器在每一字节单元中存储两个数据字节。

位于磁盘控制器中的一个单独的地址寄存器既对主存储器进行寻址也对用于传输数据字节的RAM进行寻址。

在从RAM读出并写入主存储器的操作过程中，在连续的RAM读数周期中从RAM中读出两个数据字节。第一个数据字节在第一个RAM读出周期中被存入数据输出寄存器A而第二个数据字节在第二个RAM读数周期中被存入数据输出寄存器B。在每一读数周期之后地址寄存器被增值，在每个第一RAM读数周期中，地址寄存器指向主存储器单元，在该单元内写入数据输出寄存器A和B的内容，并且还指向RAM中的单元，从该单元中要读出数据字块的下一个数据字节并存入数据输出寄存器A。应当注意，地址寄存器的内容是在每一奇数RAM读数周期中既对RAM也对主存储器进行寻址。

在从主存储器读出并写入RAM的操作过程中，地址寄存器的内容指向存储了两个字节的一个字单元，这两个字节分别传输到数据输入寄存器A和数据输入寄存器B。

在第一个RAM写入周期中，地址寄存器的内容被增值以指向RAM的单元，在该单元中写入存储在数据输入寄存器A中的数据字节，地址寄存器的内容再次增值以指向RAM中的另一单元，在该单元中写入数据输入寄存器B的内容，并且还指向主存储器的单元以读出下一个数据输入寄存器A和数据输入寄存器B。应当注意，主存储器是在每一偶数RAM写入周期中被寻址。

本发明所具有的特征性的新特点将在后面的权利要求中详细说明。然而，不论是就结构还是就工作而言，本发明本身都可以结合附图参考下面的说明得到更好的理解，在附图中：

图1是整个系统的方框图;

图2是地址寄存器10的逻辑图;以及

图3是磁盘控制器3的逻辑图。

图1中示出了数据处理系统1，其中包括一个中央处理机单元（CPU）2，一个主存储器4和一个磁盘控制器3，全都共同连接到一个16位数据总线8和一个24位地址总线6上，若干个磁盘设备之一的磁盘设备28与磁盘控制器3连接。

CPU2通过利用存储在地址寄存器2-2中的地住对主存储器4进行寻址，以便启动磁盘设备28与主存储器4之间的数据传输。一个配置字在数据寄存器2-4中接收并存入数据随机存取存储器[RAM]20中的一个地址单元之中，该单元由地址寄存器10中存储的地址所指定，多个配置字和一条输入/输出[I/O]指令被送到数据RAM20中。磁盘控制器3用配置字和指令字来设定磁盘驱动器以便将磁盘设备28中磁盘上的某一磁道的指定扇形区内存储的数据位传送给磁盘控制器3。

数据字节由上述磁道读入，然后送到移位寄存器26的一个“移位输入”输入端，数据字节的各数位由来自磁盘设备28的一个时钟信号锁入移位寄存器26中。

上述数据字节被传送到数据寄存器24中以便由8位数据总线22送往32KB数据随机存取存储器（RAM）20中，在该RAM中，数据字节被存储在由地址寄存器中内容的第9位到第23位所指定的字节单元中。

数据字节从磁盘设备28向数据RAM20连续传输直至数据RAM20中存入一个完整的数据字节块为止。数据字节块中数据字节的数目是由预先从中央处理单元（CPU）2接收的配置字所决定。

配置字包括一个范围数，它是在这一输入/输出指令响应期间内将要传输的数据字节的数目。当该范围数减为零ZERO时，字块传输即告完成。

这时，数据RAM20中存储的数据字节通过传输双字中第一数据字节的数据输出寄存器A12和传输第二数据字节的数据输出寄存器B14以及16位数据总线8而被传送到主存储器4之中。

地址寄存器10中存放着读入数据RAM20中的数据字节的位置和在主存储器4中所存放的双字节字的位置。

为了将数据字节由数据RAM20传送到主存储器4，假定数据字节A存放在16进制的0000单元中，数据字节B存放在16进制的0001单元中，数据字节C存放在16进制的0002单元中，数据字节D存放在16进制的0003单元中。初始时，地址寄存器10的内容被设置为指向16进制的0000单元。数据字节A由该单元读出并存入数据输出寄存器A12中。然后地址寄存器10中的内容增加至16进制的0001，数据字节B由该单元读出并存入数据输出寄存器B14中。

随后地址寄存器10的内容增加为16进制的0002。这将导致存放数据字节A和B的数据输出寄存器A12和数据输出寄存器B14的输出被存入主存储器4中的16进制0002单元内。

应当注意，数据RAM20是由地址寄存器10的第9位至第23位进行寻址。每一字节单元都是可寻址的。但是在本例中，主存储器4是按字可寻址的。因此，地址寄存器10的第23位被主存储器4忽略。

数据字节C是由16进制的0002单元读出并存入数据输出寄存器A12，并且地址寄存器10的内容增加为16进制的0003，数据字节D是由数据RAM20中读出并存入输出寄存器B14中，并且地址寄存器10的内容增加为16进制的0004。存储数据字节C和D的数据输出寄存器A12和数据输出寄存器B14的内容被存入主存储器4中16进制的0004单元，该单元是排在16进制的0002单元之后的字单元。

假设数据字节是从主存储器4向数据RAM20传输，其中主存储器4中16进制的1000字单元存放着数据字节E和F，16进制的1002字单元内存放着数据字节G和H。应当注意，低位的23位已经略去。

地址寄存器10中的内容被预置为16进制的1000。主存储器4将读出16进制的1000单元的内容，即数据字节E和F。数据字节E通过数据总线8的0-7位存入数据输入寄存器A16，而数据字节下通过数据总线8的8-15位存入数据输入寄存器B18。

主存储器4通过后半总线周期信号SHBC，控制总线7，总线接口逻辑9和将数据字锁入数据输入寄存器A16和数据输入寄存器B18的回答信号ACK，向磁盘控制器3发出信号，通知其数据字已在数据总线8上准备好。磁盘控制器3对其从地址总线6收到的通道号作出响应。

地址寄存器10的内容增加为16进制的1001，数据字节（E）被存入数据RAM20的该单元内。在下一个读数周期中，地址寄存器10的内容增加为16进制的1002。数据RAM20将数据字节（F）存入十六进制的1002单元，并且主存储器4将读出数据字节G和H，将其分别送入数据输入寄存器A16和数据输入寄存器B18之中。

如上所述，在随后的写入周期中，数据字节G将存入数据RAM20的16进制的1003单元内，数据字节H将存入16进制的1004单元内。

图2示出由六个计数器10-2、10-4、10-6、10-8、10-10和10-12构成的地址寄存器10的详细逻辑。它们一般是用德克萨斯仪器公司的74LS169线路，在“设计工程师TTL数据手册”中给予说明。（The TTL Data Book for Design Engineers，第二版，1976年由Taxas Tnstruments Incorporated of Dallas，Tcxas出版）。

各计数器由ALUOTO+00到ALUOT7+00的光信号在三个ALU11周期内装入数据。计数器10-2和10-4在第一个周期装入第一个字节。计数器10-6和10-8在ALU11向计数器10-2和10-4装入第二个字节时，由来自计数器10-2和10-4并带有第一字节的BBAD00+00至BBAD07+00信号装入数据。计数器10-10和10-12在第三周期由来自计数器10-6和10-8的信号BBAD08+00至BBAD15+00装入第一个字节。在这一周期内，计数器10-6和10-8装入第二个字节，而计数器10-2和10-4从ALU11装入第三个字节。三个字节组成24位地址。所有24位都对主存储器4寻址，而信号BBAD09+00至BBAD23+00的15位对数据RAM20寻址。

计数器10-2，10-4，10-6，10-8，10-10和10-12由加到G₁端的LOADRG-00信号低电平在加到时钟端上的CLKADD-00信号的上升沿时装入数据。

从ADDC01-00到ADDC05-00的进位信号连接六个计数器使地址寄存器10能够进行正常的增值与减值运算。加到+1和-1端的UPDOWN+00信号分别表示增值和减值运算。应当注意，接地信号GND是加到所有六个计数器的P端，进位信号是加到五个高位计数器的T端。当加到P和T（G₂）端的信号为低电平时，计数器将在信号CLKADD-00的上升沿时增值。

图3示出在数据RAM20和主存储器4之间传输数据的过程中控制地址寄存器10的详细逻辑。

地址寄存器10的数据装入是由访问存储在ROM116中的微程序的微序列发生器118所控制。ROM116产生UPIR10+00UPIR09+00和UPIR08+00信号，这些信号被加到译码器10-36的1，2和4选择端上。译码器10-36由信号UPIR07+10和信号SRIAEN-00选通，信号UPIR00+00和UPIR01+00被加到译码器10-34上，生成信号OPCOD1-00，该信号被加到负与门10-38上。信号UPIR13-00被加到负与门10-38的另一输入端上。因此，信号UPIR01+00的高电平，信号UPIR00+00的低电平，信号UPIR13+00的低电平，信号UPIR08+00的低电平，信号UPIR09+00的高电平以及信号UPIR10+00的低电平使译码器10-36的输出信号SRIAOA-00为低电平。所以，信号SRIAOA-00将触发器10-16置位，产生一寄存器装入信号LOADRG-00，该信号被施加到地址寄存器10的六个计数器上。

信号SRIAOA-00的低电平还通过负或门10-24，信号ADDINC-10的低电平。负或门10-18，信号ADDINC-20的低电平，负或门10-14和时钟信号CLKADD-00的低电平，产生加到地址寄存器10的时钟信号CLKADD-00。来自ALU11的数据字节被加到计数器10-2和10-4的输入端1，2，4和8上，并且在时钟信号CLKADD-00的上升沿存入各计数器。这发生在周期结束而信号SRIAOA-00上升时，然后，触发器10-16由时序信号CLKSIG-00复位从而使地址寄存器成为如前所述的接收第二数据字节的状态。

对于从主存储器4到数据RAM20的操作，地址寄存器10存入主存储器4中的两个数据字节的地址单元，这两个字节将存入数据RAM中指定的相同地址单元中。应当注意，如前所述，主存储器4忽略了低位信号BBAD23+00，见图1，而指定字的地址。

由主存储器4生成的信号MYACKG+OM通过总线接口逻辑9将主存储器4和数据总线16读出的两个数据字节锁存以便分别存入数据输入寄存器A16和B18中，然后，在固件的控制下，由译码器10-32生成一写入缓冲信号WRTBUF-00，以便为数据RAM20设定条件，或将数据写入数据RAM中。

ROM116生成信号UPIR03+00的高电平和信号UPIR15+00，UPIR16+00以及UPIR17+00的低电平。并且，信号UPIR01+00和UPIR00+00的高电平被加到译码器10-34上，以产生低电平的OPCOD3-00信号，当时钟信号CLKSTA-00变成低电平时，信号WRTBUF-00变为低电平并被加到负或门10-30上从而产生一个RAWMRT-00信号以启动数据RAM20的写入周期。

由于直至该周期结束时才设置触位器10-26，加到与非门10-20的输出信号SELINR-00成为高电平以便能够从数据输入寄存器A16和B18读出数据，来自与非门10-22的输出信号HBINEL-00使数据输入寄存器A16的输出能在数据RAM20中写入两个数据字节中的第一个。触发器10-26在数据RAM20的第一读数周期结束时由信号WRTBUF-00的上升沿设置，写入缓冲信号WRTBUF-00再次由译码器10-32产生。通过产生信号RAMWRT-00将生成数据RAM20的第二个读数周期。但是，此时触发器10-26被置位，施加到与非门10-20上的信号SELINR+00迫使信号HBINER-00成为低电平，从而使数据输入寄存器B18输出，向数据RAM20写入第二个数据字节，触发器10-26在存储周期结束时由信号BYTMOD-OS的上升沿置位。信号BYTMOD-OS在从主存储器4向数据输入寄存器B18传送单个字节时使触发器10-26置位。触发器10-26可以被系统清零信号CLRBUS-HI复位。

并且，RAMWRT-00信号通过40ns延迟线10-28，CLKADD-00信号，负或门10-24，ADDINC-10信号，负或门10-18，ADDINC-20信号，负或门10-14产生CLKADD-00信号使地址寄存器10增值。地址寄存器10在每一数据字节存储后增值，并在这时存储着要从主存储器4读出的下一数据字（双字节）的位置。

对于从数据RAM20到主存储器4的操作，地址寄存器10存储着要向主存储器4传输的第一个字节在数据RAM20中的位置。数据RAM20的读数周期是由RAM允许信号RAMENA+00的生成来启动。触发器10-40在微序列发生器118的控制下由ROM116通过译码器10-36生成信号SRIA09-00而设置;此时信号UPIR10+00是高电平，信号UPIR08+00和UPIR09+00是低电平。触发器10-40在来自ALU11的信号ALUOTO+00是高电平时由SRIA09-00信号的上升沿置位。

在数据RAM的读数周期中，第一个字节由数据RAM20读出，信号CLKHWM-00通过固件由译码器10-32的输出端2产生。在这种情况下，译码器10-32按前述方式被启动;这时UPIR15+00信号是低电平，信号UPIR16+00是高电平，而信号UPIR17+00是低电平。信号CLKHWM-00将第一个数据字节锁入数据输出寄存器A12中。地址寄存器10由加到负或门10-18的CLKHWM-00信号所产生的CLKADD-00信号增值。

在下一个数据RAM20读数周期中，固件通过译码器输出端3生成信号CLKHWL-00。此时，信号UPIR15+00是低电平，信号UPIR16+00和信号UPIR17+00是高电平。

信号CLKHWL-00将第二数据字节锁入数据输出寄存器B14，并且通过负或门10-18生成信号CLKADD-00，使地址寄存器10增值。

数据输出寄存器A12和B14的内容在固件的控制下，通过数据总线8传送到主存储器4中的地址寄存器10所存储的地址之中。

译码器10-37生成一个时钟信号SRIA07-80，以便在信号ALUOTO+00为高电平时将触发器10-41置位。施加到数据输出寄存器A12的下端和数据输出寄存器B14的下端的输出信号MYMREF+00使各输出信号能将两个数据字节放到数据总线8上。此时，从UPIR07+00到UPIR10+00的信号是高电平，信号SRIAEN-00是低电平，时钟信号CLKSTB-00是低电平。

并且，将相同的地址加到数据RAM20上以便由固件将下一数据字节由数据RAM20中读出并送到数据输出寄存器A12中，然后再生成信号CLKHWL-00，并按如上所述的方式再次将地址寄存器10增值。

数据输出寄存器A12和B14以及数据输入寄存器A16和B18是在上述“设计工程师TTL数据手册”中说明的逻辑元件74S374。

图3所示的一些信号不是本发明的组成部分，但为了叙述的完整而包括在此。

从译码器10-37加到负或门10-30的信号SRIA00-00表示从ALU11到数据RAM20的数据传输。加到负或门10-30的信号FBPLXX-OC表示磁盘设备28到数据RAM20的数据传输。加到负或门10-24的信号ADDINC-00为固件提供一种在数据RAM20写入操作期间使地址寄存器10按二进制的一增值或减值的方法。

加到负或门10-14的信号WRTDEG-00在从数据RAM20向磁盘设备28进行数据传输的情况下使地址寄存器10增值。信号SCHINC-00在磁盘设备28寻找扇形区地址的期间由使地址寄存器10增值。

通过已经示出并说明的本发明的最佳实施方案，那些精通本领域技术的人员将能意识到，可以进行很多的变化和修改来影响所要求的发明。因此，以上说明的许多元件可以用不同的元件来替换或代替，并将产生相同的结果因而落入所要求的发明的实质范围之内。因此，必须明确，本发明仅受由权利要求所表明的范围的限制。

Claims (15)

1、一种用于在一个数据处理系统（1）的磁盘驱动器（28）和主存储器（4）之间传送数据单元块的磁盘控制器（3），其中所述系统包括一个总线单元（6，8），用于连接上述控制器和主存储器以便将数据单元和主存储器地址在上述控制器和主存储器之间传送;并且其中所述控制器包括一个可寻址存储器（20）和一个寄存器单元（12，14，16，18）所述寄存器单元保持在上述控制器和主存储器之间传送的一个数据单元;以及在数据单元块传送过程中便于对上述可寻址存储器和主存储器进行寻址的装置，其特征是：

一个地址寄存器（10），用于保持一个数字，该数字同时代表上述可寻址存储器的一个位置的地址和上述主存储器的一个位置的地址;

一个第一电路部分（9），用于同时控制上述地址寄存器的内容经上述总线单元到主存储器的传送以及一个数据单元经上述总线单元在上述寄存器单元和主存储器中由上述内容代表的位置之间的传送;

一个第二电路部分（10-30，22，40）用于同时控制上述地址寄存器的内容到上述可寻址存储器的传送以及一个数据单元在上述寄存器单元和上述可寻址存储器中由上述内容代表的位置之间的传送;

一个第三电路部分（111，118，10-32，10-38），用于造成上述第一和第二电路部分的交替运行;和一个第四电路部分（10-28，24，18，14），用于造成上述第一电路部分的每一次运行之间上述地址寄存器中保持的数字的增加量。

2、根据权利要求1所述的装置，其特征是所述寄存器单元包括一个输入寄存器（16，18）和一个输出寄存器（12，14）。

3、权利要求2所述的装置，其特征是所述输出寄存器包括：

第一输出寄存器，用于在上述主存储器对多个偶数地址信号的序列进行响应时存储从上述主存储器中接受的左数据字节;和第二输出寄存器，用于在上述主存储器对多个奇数地址信号的序列进行响应时存储从上述主存储器中接受的上述右数据字节。

4、权利要求3所述的装置，其特征是，微字装置，用于生成第一输出寄存器的时钟信号和主存储器的启动信号，上述主存储器与该微字装置连接，并对主存储器启动信号和用于读出上述右数据字节的多个偶数地址信号序列中每一信号进行响应;

上述第一输出寄存器与上述微字装置和主存储器连接，并对用于存储从主存储器接受的上述左数据字节的第一输出寄存器时钟信号进行响应。

5、根据权利要求4所述的装置，其特征是所述微字装置产生第二输出寄存器时钟信号和主存储器启动信号;

上述主存储器与微字装置连接并对主存储器启动信号和用于读出右数据字节的上述多个奇数地址信号进行响应;

上述第二输出寄存器装置与上述微字装置和主存储器连接，并对用于存储从上述主存储器接受右数据字节的第二输出寄存器时钟信号进行响应。

6、权利要求5所述的装置，其特征是所述微字装置进一步生成一个存储器寻址信号;上述第一和第二输出寄存器对用于读出奇数和偶数的数据字节的上述存储器寻址信号进行响应，上述主存储器对用于存储某一数据字节的上述左和右数据字节的多个偶数地址信号序列中的每一信号进行响应。

7、根据权利要求1所述的装置，其特征是所述第一电路部分对所述地址寄存器中保持的间隔的数字启动运行，以控制所述寄存器单元和主存储器之间两个数据单元的传送;并且其中所述第二电路部分对所述地址寄存器中保持的每一数字启动运行，以控制所述寄存器与可寻址存储器之间单个数据单元的传送。

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