JPH02158824A

JPH02158824A - ディスク装置の記憶制御装置

Info

Publication number: JPH02158824A
Application number: JP63312040A
Authority: JP
Inventors: Takashi Nakamura; 孝中村; Tsutomu Numata; 勉沼田; Kazutaka Ogaki; 大垣　一隆
Original assignee: NIPPON I B M KK; IBM Japan Ltd
Current assignee: NIPPON I B M KK; IBM Japan Ltd
Priority date: 1988-12-12
Filing date: 1988-12-12
Publication date: 1990-06-19
Also published as: EP0374114A3; EP0374114A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】Ａ、産業上の利用分野本発明は、マイクロプロセッサによって動作が制御され
、ホスト・コンピュータとの間でデータを送受する例え
ば磁気ハード・ディスク装置のようなディスク装置の記
憶制御装置に関する。

Ｂ、従来の技術第７図は、従来のハード・ディスク装置のメモリ構成を
示す、この図に示されているように、従来のハード・デ
ィスク装置は、２つの記憶装置を必要とする。すなわち
、第１の記憶装置は、ハード・ディスク装置３０２とホ
スト・コンピュータ３０６との間でデータを送受する際
にデータを一時的に記憶しておくためのランダム・アク
セス・メモリから成るセクタ・バッファ３３２であり、
第２の記憶装置は、ハード・ディスク装置３０２の動作
を制御するマイクロプロセッサ３３４に必要なデータを
記憶するためのランダム・アクセス・メモリから成るＭ
ＰＵメモリ３３４である。

Ｃ０発明が解決しようとする問題点第７図に示されたＭＰＵメモリ３３４が必要とする記憶
容量は７に乃至３２にバイトであるのに対し、セクタ・
バッファ３３２の必要とする記憶容量はＩＫバイト程度
と非常に小さいにもかかわらず、従来の第７図の構成で
は、ＭＰＵメモリ３３４だけでなく、セクタ・バッファ
３３２にも独立したランダム・アクセス・メモリを必要
とし、コストが高くなってしまう、特に、最近は、小容
量メモリの供給が減少しているための入手不可能という
場合があり、この場合には、小容量のセクタ・バッファ
３３２にも大容量メモリを使わざるを得なくなり、メモ
リに大きな不使用領域ができてしまい、メモリの有効利
用が図れない。

本発明は、従来のこのような問題点を解決すべくなされ
たもので、マイクロプロセッサによって動作が制御され
、ホスト・プロセッサとの間でデータを送受するディス
ク装置のメモリを有効に利用することを目的とする。

Ｄ０問題点を解決するための手段本発明は、１つの記憶手段をマイクロプロセッサ、ホス
ト・コンピュータおよびディスク装置によって共用する
こととし、マイクロプロセッサ、ホスト・コンピュータ
およびディスク装置から出力されるデータを所定の優先
順位に従って上記共用記憶手段に書込み、この共用記憶
手段に記憶されたデータを、所定の優先順位に従って、
マイクロプロセッサ、ホスト・コンピュータおよびディ
スク装置に読出す時分割多重制御手段を設けるものであ
る。

時分割多重制御手段は、上記マイクロプロセッサと上記
共用記憶手段との間のデータの読出しおよび書込みに第
１の優先順位を、上記ディスク装置と上記共用記憶手段
との閏のデータの読出しおよび書込みに第２の優先順位
を、上記ホスト・コンピュータと上記共用記憶手段との
間のデータの読出しおよび書込みに第３の優先順位をそ
れぞれ与える優先順位回路を有することが好ましい、そ
の理由は、マイクロプロセッサは、ディスク装置のヘッ
ド・アクチュエータの動作制御等重要な作業を行うもの
であるから、マイクロプロセッサのデータの読出しおよ
び書込みに最も高い優先順位を与えるべきであり、ディ
スク装置は、ディスクを駆動するモータおよびヘッド・
アクチュエータ等常に機械的に動作中の部品を有するの
で、ディスク装置のデータの読出しおよび書込みに長い
待機時間を与えるべきでないから次に高い優先順位を与
えるべきだからである。

なお、本明細書においては、読出しおよび書込みを総称
する語として”アクセス”という用語を使用する。

Ｅ、実施例第１図は、本発明による磁気ハード・ディスク装置の一
実施例を示す、磁気ハード・ディスク装置２はハごド・
ディスク１２を回転させるスピンドル・モータ及びその
制御回路（図示せず）、ハード・ディスク１２にデータ
を書込み、またはハード・ディスク１２からデータを読
出す磁気ヘッド、磁気ヘッドを支持し、シーク動作およ
びドラッキング制御を行うヘッド・アクチュエータ（図
示せず）、スピンドル・モータ及びヘッド・アクチュエ
ータの動作制御を行うマイクロプロセッサ６、ならびに
磁気ヘッドへの読出し及び書込みデータを制御するハー
ド・ディスクコントローラ２２を有している。

ホスト・コンピュータ４は読出しコマンド及び書込みコ
マンド等の制御コマンドをマイクロプロセッサ６に出力
する。マイクロ・プロセッサ６はこの制御コマンドを受
けて、ハード・ディスク装置２が書込み及び読出し動作
を行なえる様に、スピンドル・モータの始動、停止及び
ヘッド・アクチュエータのシーク、トラッキング動作を
行う。

ハード・デイクスコントローラ２２は、以上の動作終了
後、マイクロプロセッサ６からの命令を受け、書込みデ
ータのハードディスク装置１２への送出またはハード・
ディスク装置１２から読出しデータの受は取りを行う。

マイクロプロセッサ６は、ハード・ディスク装置２に、
読出し命令、書込み命令等を与えるのに必要なデータ（
以下、”ＭＰＵデータ”という）を共用記憶装置から読
出すために、線２０および２４を介して所要のＭＰＵデ
ータが記憶されている共用記憶装置１０の記憶位置を示
す１６ビツトのアドレスおよび読出し要求を時分割多重
制御装置８に出力する０時分割多重制御装置８は、マイ
クロプロセッサ６からの読出し要求を許容すると、読出
し命令をＭ４４Ｋに出力するとともにマイクロプロセッ
サ６から出力されたアドレスをｔ１４６に出力し、共用
記憶装置から読出された８ビツトのＭＰＵデータを８ビ
ツト・データ・パス４８および２８を介してマイクロプ
ロセッサ６に供給する。

また、マイクロプロセッサ６は、８ビツトＭＰＵデータ
を共用記憶装置１０に書込むために、線２５を介して書
込み要求を、線２０を介してＭＰＵデータを書込むべき
共用記憶装置１０の記憶装置を示す１６ビツトのアドレ
スを、および８ビツト・データ・パス２８を介してＭＰ
Ｕデータを時分割多重制御装置８に出力する０時分割多
重制御装置８は、マイクロプロセッサ６からの書込み要
求を許容すると、書込み命令を線４５に出力するととも
にマイクロプロセッサ６から出力されたアドレスを線４
６に出力し、マイクロプロセッサ６から出力されたＭＰ
Ｕデータを８ビツト・データ・パス２８および４８を介
して共用記憶装置１０に書込む。

ハード・ディスク装置２は、共用記憶装置１０に記憶さ
れているホスト・データを読出すために、１１１４を介
して時分割多重制御装置８に読出し要求を発する。ここ
で、ホスト・データとは、ホスト・コンピュータ４から
出力されてハード・ディスク装置２に書込まれるべきデ
ータであり、キーボード等の入力装置を介してユーザか
らホスト・コンピュータ４に入力される文書データおよ
び図形データ、ならびにホスト・コンピュータ４がら共
用記憶装置１０を介してハード・ディスク装置２に書込
まれた後に再び共用記憶装置１０を介してホスト・コン
ピュータ４に読出され、編集等の修正が施されてホスト
・コンピュータ４がら出力されるデータ等が含まれる。

ハード・ディスク装置２は、共用記憶装置１０に記憶さ
れているホスト・データの特定の部分だけの読出し要求
はせず、共用記憶装置１ｏに記憶されている５１２バイ
トのホスト・データ全体の読出しを要求する。しかし、
このホスト・データ全体の読出しな連続的に行うと、そ
の間、マイクロプロセッサ６が共用記憶装置１０に対し
てＭＰＵデータの読出しおよび書込みをできなくなって
しまうので、バーを・ディスク装置２は、１バイトのホ
スト・データ読出し要求を５１２回発することにより、
ホスト・データ全体の読出し要求を行う。

時分割多重制御装置８は、後述するように、ハード・デ
ィスク装置２からの読出し要求を許容する毎に値５１１
から１つずつ値を減少させるダウン・カウンタから成る
ホスト・データ・アドレス発生器を有しており、許容し
た読出し要求の順番に対応したアドレスを４１１４６に
出力し、また線４４に読出し命令を出力する。これに応
じて、共用記憶装置１０から８ビツトのホスト・データ
が読出され、このデータは、８ビツトデータ・パス４８
および１８を介してハード・ディスク装置２に供給され
る。

また、ハード・ディスク装置２は、ハード・ディスク１
２に記憶されているディスク・データを共用記憶装置１
０に書込むために、１１１１５を介して時分割多重制御
装置８に書込み要求を発する。ここで、ディスク・・デ
ータとは、ハード・ディスク１２から読出されてホスト
・コンピュータ２に書込まれるべきデータであり、内容
はホスト・データと同じである。すなわち、ディスク・
データには、キーボード等の入力装置を介してユーザか
らホスト・コンピュータ４を介してハード・ディスク１
２に記憶された文書データおよび図形データ、ならびに
ハード・ディスク１２からホスト・コンピユータ４に読
出されて編集等の修正が施された後に再びハード・ディ
スク１２に書込まれたデータ等が含まれる。

ハード・ディスク装置２は、共用記憶装置１０の特定の
位置に特定のディスク・データのみの書込みを行う要求
はせず、ハード・ディスク１２に記憶されている５１２
バイトのディスク・データ全体の書込みン要求する。し
かし、ディスク・データ全体の書込みを連続的に行うと
、その間、マイクロプロセッサ６が共用記憶装置１０に
対してＭＰＵデータの読出しおよび書込みができなくな
ってしまうので、ハード・ディスク装置１２は、１バイ
トのディスク・データ書込み要求を５１２回発すること
により、ディスク・データ全体の書込み要求を行う、な
お、ハード・ディスク装置１２は、１回の書込み要求を
発する毎に１バイトのディスク・データを８ビツト・デ
ータ・パス１８を介して時分割多重制御装置８に送り、
装置８はこのディスク・データを一時記憶する。

時分割制御装置８は、後述するように、ハード・ディス
ク装置２からの書込み要求を許容するごとに値１０２３
から１つずつ値を減少させるダウン・カウンタから成る
ディスク・データ・アドレス発生器を有しており、許容
した書込み要求の順番に対応したアドレスを線４６に出
力し、また線４５に書込み命令を出力し、８ビツト・デ
ータ・パス４８にディスク・データを出力し、これによ
り共用記憶装置１０へのディスク・データの書込みが行
われる。

ホスト・コンピュータ４は、共用記憶装置１０に記憶さ
れているディスク・データの読出しを要求するが、共用
記憶装置１０に記憶されている５１２バイトのディスク
・データ全体の読出しを要求する。しかし、このディス
ク・データ全体の読出しを連続的に行うと、その間、マ
イクロプロセッサ６が共用記憶装置１０に対してＭＰＵ
データの読出しおよび書込みができなくなってしまうの
で、ホスト・コンピュータ４は、１バイトのディスク・
データ読出し要求を、＄ｌ１１３４Ｋに５１２回発する
ことにより、ディスク・データ全体の読出し要求を行う
。

時分割多重制御装置８は、ホスト・コンピュータ４の読
出し要求を許容すると、前述のダウン・カウンタから成
るディスク・データ・アドレス発生器から許容した読出
し要求の順番に対応したアドレスを４９１４６に出力し
、また線４４に読出し命令を出力する。これに応じて、
共用記憶装置１０から８ビツトのディスク・データが読
出され、このデータは８ビツトのデータ・パス４８を介
して時分割多重制御装置８に入力される。装置８は、前
に入力された８ビツトのディスク・データを上位８ビツ
トとし、今回入力された８ビツトのディスク・データを
下位８ビツトとする１６ビツトのデータを作り出して、
１６ビツト・データ・パス３８を介してホスト・コンピ
ュータ４に供給される。

また、ホスト・コンピュータ４は、その出力データであ
る５１２バイトのホスト・データの書込み要求を、１バ
イトのホスト・データ書込み要求を線３５に５１２回発
するとともに２つの書込み要求ごとに１６バイトのホス
ト・データを１６ビツト・パス３８に出力することによ
り行う。時分割多重制御装置８は、ホスト・コンピュー
タ４の書込み要求を許容すると、前述のダウン・カウン
タからなるホスト・データ・アドレス発生器から許容し
た書込み要求の順番に対応したアドレスを線４６に出力
し、線４５に書込み命令を出力する。

また、時分割多重制御装置８は、今回１６バイトのホス
ト・データを受けたときにはその上位８ビツトをパス４
８に出力し、今回は１６バイト・ホスト・データを受け
ていないときには前回受けた１６バイトのホスト・デー
タの下位８ビツトをパス４８に出力する。これにより、
共用記憶装置１０へのホスト・データの書込みが行われ
る。

ホスト・コンピュータ４は、共用記憶装置１０の読出し
サイクルおよび書込みサイクルを設定し、これをマイク
ロプロセッサ６に知らせるとともにマイクロプロセッサ
６を介してハードディスク装置２に知らせる。従って、
マイクロプロセッサ６、ハード・ディスク装置２および
ホスト・コンビュータ４は、共用記憶装置１０の読出し
サイクルの闇、読出し要求を出力し、書込みサイクルの
間、書込み要求を出力するので、読出し要求と書込み要
求が同時に発せられることはない、また、ホスト・コン
ピュータ４、ハード・ディスク装置２およびマイクロプ
ロセッサ６は、自らが読出し要求を発してから共用記憶
装置１０のメモリ・サイクル・クロックが７個出力され
た後でないと読出し要求又は書込み要求を出力しない０
時分割多重装置８が誤動作してないようにするためであ
る。

時分割多重制御装置８は、読出しサイクルの間、マイク
ロプロセッサ６からの読出し要求に第１の優先順位を、
ハード・ディスク装置２からの読出し要求に第２の優先
順位を、ホスト・コンピュータ４からの読出し要求に第
３の優先順位をそれぞれ与え、書込みサイクルの間、マ
イクロプロセッサ６からの書込要求に第１の優先順位を
、ハード・ディスク装置２からの書込み要求に第２の優
先順位を、ホスト・コンピュータ４からの書込み要求に
第３の優先順位をそれぞれ与える。すなわち、時分割多
重制御装置８は、マイクロプロセッサ６と共用記憶装置
１０との間のデータの読出しおよび書込みに第１の優先
順位を、ハード・ディスク装置２と共用記憶装置１０と
の間のデータの読出しおよび書込みに第２の優先順位を
、ホスト・コンピュータ４と共用記憶装置１０との間の
データの読出しおよび書込みに第３の優先順位を与える
。

第２図は、時分割多重制御装置８および共用記憶装置１
０の具体的構成例を示す、共用記憶装置１０は、７にバ
イトのＭＰＵデータを記憶できるＭＰｔＪデータ記憶領
域１０Ｍ、５１２バイトのディスク・データを記憶でき
るディスク・データ記憶領域１０Ｄ１および５１２バイ
トのホスト・データを記憶できるホスト・データ記憶領
域１０Ｈを有している。ホスト・データ記憶領域１０Ｈ
のアドレスは０から５１１までであり、ディスク・デー
タ記憶領域１０Ｄのアドレスは５１２から１０２３であ
り、ＭＰＵデータ記憶領域１０Ｍのアドレスは、１０２
４から８０２３である。

時分割多重制御装置８は、タイミング制御装置５０、Ｍ
ＰＵアドレス・ラッチ７２、ディスク・データ・アドレ
ス発生器７４、ホスト・データ・アドレス発生器７６、
ＭＰＵ読出しバッファ７８、ＭＰＵ書込みバッファ８０
、ディスク読出しバッファ８２、ディスク書込みバッフ
ァ８４、ホスト読出し先入れ先出しくＦＩＦＯ）バッフ
ァ８６、およびホスト書込みＦＩＦＯバッファ９０を備
えている。

ＭＰＵアドレス・ラッチ７２は、書込みサイクルにおい
ては、マイクロプロセッサ６が、８ビツトのＭＰＵデー
タの書込みを行いたい領域１０Ｍ中の特定の記憶位置を
示す１６ビツトのアドレスをマイクロプロセッサ６から
線２６を介して受けてこれを保持し、読出しサイクルに
おいては、マイクロプロセッサ６が読出しを行いたい領
域１０Ｍ中の特定の記憶位置を示す１６ビツトのアドレ
スをマイクロプロセッサ６から線２６を介して受けてこ
れを保持し、保持したアドレスを綿４６を介して共用記
憶領域１０に出力する。ＭＰＵアドレス・ラッチ７２の
内容は読出しまたは書込みが完了すると線４７の信号に
よってリセットされる。

ディスク・データ・アドレス発生器７４は、タイミング
制御装置５０から線５４を介してアドレス・イネーブル
信号を受ける毎に値を１０２３から１つずつ減少させて
５１２まで計数するダウン・カウンタから成り、その計
数値をＩＪ１４６を介して共用記憶装置１０にアドレス
として出力する。

ホスト・データ・アドレス発生器７６は、タイミング制
御装置５０から、１１１５８を介してアドレス・イネー
ブル信号を受ける毎に、値ｔ−５１１から１つずつ減少
させて０まで計数するダウン・カウンタから成り、その
計数値なＩＪ［４６を介して共用記憶装置１０にアドレ
スとして出力する。

ＭＰＵ読出レパしファ７８は、タイミング制御装置５０
からＩｔＩ！Ｉ６０を介してデータ・イネーブル信号を
受けると、共用記憶装置１０から読出された８ビツトの
ＭＰＵデータを８ビツト・データ・パス４８を介して受
けて、これを−時記憶し、８ビツト・データ・バス２８
を介してマイクロプロセッサ６に供給する。

ＭＰＵ書込みバッファ８０は、タイミング制御装置５０
から線６２を介してデータ・イネーブル信号を受けると
、マイクロプロセッサ６から出力された８ビツトＭＰＵ
データを８ビツト・データ・パス２８を介して受けて、
これを−時記憶し、８ビツト・データ・パス４８を介し
て共用記憶装置１０に供給する。

ディスク読出しバッファ８２は、タイミング制御装置５
０から８６４を介してデータ・イネーブル信号を受ける
と、共用記憶装置１０から読出された８ビツトのホスト
・データをデータ・パス４８を介して受けて、これを−
時記憶し、８ビツト・データ゛・パス１８を介してハー
ド・ディスク装置２に供給する。

ディスク書込みバッファ８４は、タイミング制御装置５
０から線６６を介してデータ・イネーブル信号を受ける
と、ハード・ディスク装置２から出力された８ビツトの
ディスク・データをデータ・パス１８を介して受けて、
これを−時記憶し、データ・パス４８を介して共用記憶
装置１０に供給する。

ホスト読出しＦＩＦＯバッファ８６は、８ビツト入力が
パス４８を介して共用記憶装置１０に接続され出力が１
６ビツトの第１ホスト読出しバッファ８８と、１６ピツ
ト入力が１６ビツト・データ・パス８９を介して第１ホ
スト読出しバッファ８８の出力に接続され１６ビツト出
力が１６ビツト・データ・パス３８を介してホスト・コ
ンピュータ４に接続される第２ホスト読出しバッファ８
６とから成る。第１ホスト読出しバッファ８８は、ホス
ト・コンピュータ４からの最初の読出し要求が許容され
てタイミング制御装置１０から線６８を介してデータ・
イネーブル信号を受けたとき、共用記憶装置１０から読
出される８ビツトのディスク・データを上位８ビツトと
して記憶し、ホスト・コンピュータからの次の読出し要
求が許容されてタイミング制御装置１０から鯨６８を介
してデータ・イネーブル信号を受けたときに、共用記憶
装置１０から読出される８ビツトのディスク・データを
下位８ビツトとして記憶する。第２ホスト読出しバッフ
ァ８６は、上記衣の読出し要求許容に基くデータ・イネ
ーブル信号に応じて、第１ホスト読出しバッファ８８の
１６ビツトを受けて１６ビツト・パス３８ｔｒ：介して
ホスト・コンピュータ４に供給する。すなわち、ホスト
・コンピュータ４は、１６ビツトのディスク・データ（
これはもとは２つの８ビツト・ディスク・データである
）を読出すのに、２個の読出し要求を発する必要がある
。

ホスト書込みＦＩＦＯバッファ９０は、１６ピツト入力
が１６ビツト・データ・パス３８を介してホスト・コン
ピュータ４に接続され出力が１６ビツトの第１ホスト書
込みバッファ９４と、１６ピツト入力が１６ビツト・デ
ータ・パス９５を介して第１ホスト書込みバッファ９４
の出力に接続され８ビツト出力が８ビツト・データ・パ
ス４８を介して共用記憶装置１０に接続される第２ホス
ト書込みバッファ９６とから成る。第１ホスト書込みバ
ッファ９４は、ホスト・コンピュータ４からの最初の書
込み要求が許容されてタイミング制御装置１０から線７
０を介してデータ・イネーブル信号を受けたとき、ホス
ト・コンピュータ４から出力される１６ビツトのホスト
・データを保持し、これを第２ホスト書込みバッファ９
６に出力し、第２ホスト書込みバッファ９６は１６ビツ
トのホスト・データの上位８ビツトをパス４８を介して
共用記憶装置１０に供給する。また、第２ホスト書込み
バッファ９６は、ホスト・コンピュータ４からの次の書
込み要求が許容されたタイミング制御装置１０から］Ｉ
Ｉ［７０を介してデータ・イネーブル信号を受けたとき
に、１６ビツトのホスト・データの下位８ビツトをパス
４８を介して共用記憶装置１０に供給する。従って、ホ
スト・コンピュータ４が１６ビツトのホスト・データを
共用記憶装置１０に書込むには２つの書込み要求を発す
る必要がある。

タイミング制御装置５０は、マイクロプロセッサ６から
線２４および２５を介してＭＰＵデータの読出し要求お
よび書込み要求を受け、ハード・ディスク装置から線１
４および１５を介してホスト・データ読出し要求および
ディスク・データ書込み要求を受け、ホスト・コンピュ
ータ４から線３４および３５を介してディスク・データ
読出し要求およびホスト・データ書込み要求を受ける。

タイミング制御装置５０は、読出しサイクルの間、マイ
クロプロセッサ６、ハード・ディスク装置２、およびホ
スト・コンピュータ４からの読出し要求をそれぞれ第１
、第２および第３優先順位で処理し、書込みサイクルの
間、マイクロプロセッサ６、ハード・ディスク装置２、
およびホスト・コンピュータ４からの書込み要求をそれ
ぞれ、第１、第２および第３優先順位で処理する。

タイミング制御装置５０が、読出しサイクルにおいて、
マイクロプロセッサ６、ハード・ディスク装置２、およ
びホスト・コンピュータ４からの読出し要求をそれぞれ
許容するときには、それぞれ線６０．６４および６８に
データ・イネーブル信号を出力する。！６０．６４およ
び６８に出力されるデータ・イネーブル信号が、時間的
に重なることはない、タイミング制御装置５０が、書込
みサイクルにおいて、マイクロプロセッサ６、ハード・
ディスク装置２、およびホスト・コンピュータ４からの
書込み要求をそれぞれ許容するときには、それぞれ線６
２．６６および７０にデータ・イネーブル信号を出力す
る。線６２．６６および７０に出力されるデータ・イネ
ーブル信号が、時間的に重なることはない。

第３図は、タイミング制御装置５０の具体的構成例を示
す、この図に示されているように、タイミング制御装置
５０は、要求元判別回路１００、優先順位回路１０２、
Ｒ／Ｗ要求保持回路１１４．６つのＡＮＤゲート１４０
．１４２．１４４．１４６．１４８、および１５０、な
らびに２つのＯＲゲート１３４および１３６を備えてい
る。第４図は、第３図の要求元判別回路１００および優
先順位回路１０２の具体的構成例を示し、第５図は第３
図のＲ／Ｗ要求保持回路１１４の具体的構成例を示す。

第３図、第４図および第５図を参照するに、要求元判別
回路１００は、マイクロプロセッサ６がらの読出し要求
および書込み要求（高レベル信号）を線２４および２５
を介して受けるＯＲゲート１００Ｍと、ハード・ディス
ク装置２からの読出し要求および書込み要求（高レベル
信号）を線１４および１５を介して受けるＯＲゲート１
００Ｄと、ホスト・コンピュータ４からの読出し要求お
よび書込み要求（高レベル信号）を線３４および３５を
介して受けるＯＲゲート１００Ｈから成る。ＯＲゲー）
１００Ｍ、　１００Ｄおよび１００Ｈの出力（高レベル
信号）は、読出しまたは書込みの要求元がそれぞれマイ
クロプロセッサ６、ハード・ディスク装置２およびホス
ト・コンピュータ４であることを示す。

優先順位回路１０．２は、ＭＰＵ要求許容同期回路１０
２Ｍと、ディスク要求許容同期回路１０２Ｄと、ホスト
要求許容同期回路１０２Ｈとを備えている。

ＭＰＵ要求許容同期回路１０２Ｍは、ＯＲゲート１００
Ｍから読出しまたは書込み要求元がマイクロプロセッサ
６であることを示す信号を線１１２を介して受けるとと
もに、共用記憶装置１０の１０ＭＨｚのメモリ・サイク
ル・クロックを線２４０から受けて、メモリ・サイクル
に同期した一定時間の闇、マイクロプロセッサ６から共
用記憶装置１０への゛アクセス（すなわち、読出しまた
は書込み）を許容するＭＰＵ要求許容信号を線１３２に
出力する。

具体的に述べると、ＭＰＵ要求許容同期回路１０２Ｍは
、ＲＳラッチ２０２、同期用り型フリップ・フロップ２
１２、およびＡＮＤゲート２２２を備えている。ＲＳラ
ッチ２０２は、セット入力に要求元がマイクロプロセッ
サ６であることを示す信号を受けると、Ｑ出力を高レベ
ルにする。同期用り型フリップ・フロップ２１２は、Ｄ
入力にＲＳラッチ２０２のＱ出力を受け、クロック入力
にメモリ・サイクル・クロックを受け、ラッチ２０２の
Ｑ出力が高レベルになった後に与えられるメモリ・サイ
クル・クロックの次のメモリ・サイクル・クロックから
その次のメモリ・サイクル・クロックまでＱ出力を高レ
ベルにする。この同期用り型フリップ・フロップ２１２
のＱ出力の高レベル部分がＭＰＵ要求許容信号となる。

同期用り型フリップ・フロップ２１２のＱ出力とメモリ
・サイクル・クロックがＡＮＤゲート２２２に入力され
、ＡＮＤゲート２２２の出力がＲＳラッチ２０２をリセ
ットする。

ディスク要求許容同期回路１０２Ｄは、ＯＲゲート１０
０Ｄから読出しまたは書込み要求元がハード・ディスク
装置２であることを示す信号を！１１１を介して受ける
とともに、メモリ・サイクル・クロックを線２４０から
受けて、ＭＰＵ要求許容信号が出力されていないメモリ
・サイクルに同期した一定時間の間、ハード・ディスク
装置２から共用記憶装置１０へのアクセスを許容するデ
ィスク要求許容信号を線１３１に出力する。

具体的に述べると、ディスク要求許容同期回路１０２Ｄ
は、ＲＳラッチ２０１、同期用り型フリップ・フロップ
２１１、ならびにＡＮＤゲート２２１および２３１を備
えている。ＲＳラッチ２０１は、セット人力に要求元が
ハード・ディスク装置２であることを示す信号を受ける
と、Ｑ出力を高レベルにする。ＡＮＤゲート２３１は、
一方の入力がＭＰＵ要求許容同期回路１０２Ｍの同期用
り型フリップ・フロップ２１２のＱ出力に接続され、他
方の入力がメモリ・サイクル・クロックを供給する線２
４０に接続され、出力が同期用り型フリップ・フロップ
２１１のクロック人力に接続されている。従って、ＡＮ
Ｄゲート２３１は、ＭＰＵ要求許容信号が出力されてい
る間はメモリ・サイクル・クロックを同期用り型フリッ
プ・フロップ２１１には供給しない、それゆえ、同期用
り型フリップ・フロップ２１１は、０人、力にＲＳラッ
チ２０１の高レベルのＱ出力を受けた後にＡＮＤゲート
２３１から最初に供給されるメモリ・サイクル・クロッ
クの次のメモリ・サイクル・クロックからその次のメモ
リ・サイクル・クロックまでＱ出力を高レベルにする。

この同期用り型フリップ・フロップ２１１のＱ出力の高
レベル部分がディスク要求許容信号となる。同期用り型
フリップ・フロップ２１１の高レベルのＱ出力とメモリ
・サイクル・クロックがＡＮＤゲート２２１に入力され
、ＡＮＤゲート２２１の出力がＲＳラッチ２０１をリセ
ットする。

ホスト要求許容同期回路１０２Ｈは、ＯＲゲート１００
Ｈから読出しまたは書込み要求元がホスト・コンピュー
タ４であることを示す信号を線１１３を介して受けると
ともに、メモリ・サイクル・クロックを線２４０から受
けて、ＭＰＵ要求許容信号およびディスク要求許容信号
が出力されていないメモリ・サイクルに同期１１だ一定
時間の間、ホスト・コンピュータ４から共用記憶装置１
０へのアクセスを許容するホスト要求許容信号を線１３
３に出力する。

具体的に述べると、ホスト要求許容同期回路１０２Ｈは
、ＲＳラッチ２０３、同期用り型フリップ・フロップ２
１３、ならびにＡＮＤゲート２２３および２３３ｔ−備
えている。ＲＳラッチ２０３は、セット入力に要求元が
ホスト・コンピュータ４であることを示す信号を受ける
と、Ｑ出力を高レベルにする。ＡＮＤゲート２３３は、
第１の入力がＭＰＵ要求許容同期回路１０２Ｍの同期用
り型フリップ・フロップ２１２のＱ出力に接続され、第
２の入力がディスク要求許容同期回路１０２Ｄの同期用
り型フリップ・フロップ２１１のＱ出力に接続され、第
３の入力がメモリ・サイクル・クロックを供給する線２
４０に接続され、出力が同期用り型フリップ・フロップ
２１３のクロ９り入力に接続されている。従って、ＡＮ
Ｄゲート２３３は、ＭＰＵ要求許容信号およびディスク
要求許容信号が出力されている闇はメモリ・サイクル・
クロックを同期用り型フリップ・フロップ２１３には供
給しない、それゆえ、同期用り型フリップ・フロップ２
１３は、Ｄ入力にＲＳラッチ２０３の高レベルのＱ出力
を受けた後にＡＮＤゲート２３３から最初に供給される
メモリ・サイクル・クロックの次のメモリ・サイクル・
クロックからその次のメモリ・サイクル・クロックまで
Ｑ出力を高レベルにする。この同期用り型フリップ・フ
ロップ２１３の高レベルのＱ出力とメモリ・サイクル・
クロックがＡＮＤゲート２２３に入力され、ＡＮＤゲー
ト２２１の出力がＲＳラッチ２０３をリセットする。

第３図および第５図に示されたＲ／Ｗ要求保持回路１１
４は、時分割多重制御装置８が共用記憶装置１０に対し
て読出しまたは書込みを行う間、共用記憶装置１０に読
出し命令または書込み命令が確実に与えられるようにす
るた−めに設けられている。

具体的に述べると、Ｒ／Ｗ要求保持回路１１４は、第５
図に示されているように、６つのＲＳラッチ１１５．１
１６．１１７．１１８．１１９および１２０と、３つの
ＮＯＴゲート１２１．１２２および１２３と、３つのＯ
Ｒゲート１３０Ｒ，１３０Ｗおよび１５０を備えている
。

読出しサイクルの闇、ＲＳラッチ１１５は、マイクロプ
ロセッサ６からの読出し要求をセット人力に受けると、
Ｑ出力を高レベルにし、１１１１３２にＭＰＵ要求許容
信号（高レベル信号）が出力されなくなってＮＯＴゲー
ト１２１から高レベル信号がリセット入力に加えられる
と、Ｑ出力を低レベルにする。従って、ＲＳラッチ１１
５およびＮＯＴゲート１２１は、時分割多重制御装置８
がマイクロプロセッサ６からの読出し要求に基いて読出
し動作を行う闇、読出し命令を保持する機能がある（Ｒ
Ｓラッチ１１５の高レベルのＱ出力が読出し命令である
）、同様に、ＲＳラッチ１１７およびＮＯＴゲート１２
２は、それぞれ線１４ｆ：介してハード・ディスク装置
２からの読出し要求およびｌｌｌ１［１３１を介してデ
ィスク要求許容信号を受けて、時分割多重制御装置８が
ハード・ディスク装置２からの要求に基く続出し動作を
行う間読出し命令を保持するように機能する。また、同
様に、ＲＳラッチ１１９およびＮＯＴゲート１２３は、
それぞれ線３４を介してホスト・コンピュータ４からの
読出し要求および線１３３を介してホスト要求許容信号
を受けて、時分割多重制御装置８がホスト・コンピュー
タ４からの要求に基く読出し動作を行う間読出し命令を
保持するように機能する。

書込みサイクルの間、ＲＳラッチ１１６は、マイクロプ
ロセッサ６からの書込み要求をセット入力に受けると、
Ｑ出力を高レベルにし、線１３２にＭＰＵ要求信号（高
レベル信号）が出力されなくなってＮＯＴゲート１２１
から高レベル信号がリセット入力に加えられると、Ｑ出
力を低レベルにする。従って、ＲＳラッチ１１６および
ＮＯＴゲート１２１は、時分割多重制御装置８がマイク
ロプロセッサ６からの書込み動作を行う闇、書込み命令
を保持する機能がある（ＲＳラッチ１１６の高レベルの
Ｑ出力が書込み命令である）、同様に、ＲＳラッチ１１
８およびＮＯＴゲート１２２は、それぞれｌｌｌ５を介
してディスク書込み要求および、！１３１を介してディ
スク要求許容信号を受けて、時分割多重制御装置８がハ
ード・ディスク装置２からの要求に甚く書込み動作を行
う間、書込み命令を保持するように機能する。また、同
様に、ＲＳラッチ１２０およびＮＯＴゲート１２３は、
それぞれ１１３４を介してホスト・コンピュータ４から
の書込み要求および線１３３を介してホスト要求許容信
号を受けて、時分割多重制御装置８がホスト・コンピュ
ータ４からの要求に基く書込み動作を行う間書込み命令
を保持するように機能する。

ＲＳラッチ１１５．１１７および１１９のＱ出力は、Ｏ
Ｒゲート１３０Ｒに供給され、ＯＲゲート１３０ｍ’ｌ
線４４に最終的な読出し命令を出力する。従って、この
読出し命令は、時分割多重制御装置８が、マイクロプロ
セッサ６、ハード・ディスク装置２およびホスト・コン
ピュータ４からの要求に基いて読出し動作を行う聞出力
されることになる。

ＲＳラッチ１１６．１１８および１２０のＱ出力は、Ｏ
Ｒゲート１３０Ｗに供給され、ＯＲゲー）１３０Ｗが＊
４５に最終的な書込み命令を出力する。従って、この書
込み命令は、時分割多重制御装置８が、マイクロプロセ
ッサ６、ハード・ディスク装置２およびホスト・コンピ
ュータ４からの要求に基いて書込み動作を行う聞出力さ
れることになる。

また、ＲＳラッチ１１５および１１６のＱ出力はＯＲゲ
ート１５０によって論理和がとられ、この論理和が第２
図のＭＰＵアドレス・ラッチ７２のリセット信号となる
。ＲＳラッチ１１５および１１６のＱ出力は、それぞれ
マイクロプロセッサ６からの読出し要求および書込み要
求に基いて時分割多重制御装置８が行う読出しおよび書
込みが完了したときに高レベルとなるので、これらＱ出
力の立上りはＭＰＵアドレス・ラッチ７２をリセットす
るのに使用できる。

第３図に戻って、優先順位回路１０２は、線１３２．１
３１および１３３ｔｒ：介してＭＰＵ要求許容信号、デ
ィスク要求許容信号およびホスト要求許容信号を、それ
ぞれ、ＡＮＤゲート１４０および１４２、ＡＮＤゲート
１４４および１４６、ならびにＡＮＤゲート１４８およ
び１５０の一方の入力に供給する。ＡＮＤゲート１４２
．１４６および１５０の他方の入力には線４４から読出
し命令が供給され、ＡＮＤゲート１４０．１４４および
１４８の他方の人力には１１４５から書込み命令が供給
される。

ＡＮＤゲー）１４０，１４２．１４４．１４６．１４８
および１５０の高レベル出力は、それぞれ、ＭＰＵ読出
しバッファ７８、ＭＰＵ書込みバッファ８０、ディスク
読出しバッファ８２、ディスク書込みバッファ８４、ホ
スト読出しＦＩＦＯバッファ８６、およびホスト書込み
ＦＩＦＯバッファ９０への前述のデータ・イネーブル信
号となる。

また、ＡＮＤゲート１４６および１４８の出力は、ＯＲ
ゲート１３４で論理和がとられ、この論理和が高レベル
のとき、ディスク・データ・アドレス溌生器７４への前
述のアドレス・イネーブル信号となる。ＡＮＤゲート１
４４および１５０の出力は、ＯＲゲート１３６で論理和
がとられ、この論理和が高レベルのとき、ホスト・デー
タ・アドレス発生器７６への前述のアドレス・イネーブ
ル信号となる。

第６図は、第１図乃至第５図に示された本発明の実施例
の動作を示すタイム・チャートである。

共用記憶装置１０の読出しサイクルの時点Ｔ１において
、マイクロプロセッサ６、ハード・ディスク装置２およ
びホスト・コンピュータ４から同時に読出し要求が発せ
られたとする。これにより第４図の優先順位回路１０２
のＲＳラッチ２０２．２０１および２０３のＱ出力が高
レベルになるとともに、第５図のＲ／Ｗ要求保持回路１
１４のＲＳラッチ１１５．１１７８よび１１９のＱ出力
が高レベルとなって、線４４に読出し命令が出力される
マイクロプロセッサ６は、読出し要求を発すると同時に
共用記憶装置１０の読出しを行いたい記憶位置を示す＃
１６ピツトのアドレスを出力し、これは第２図のＭＰＵ
アドレス・ラッチ７２に保持される。

ＭＰＵ要求許容同期回路１０２Ｍの同期用り型フリップ
・フロップ２１２は、ＲＳラッチ２０２のＱ出力が高レ
ベルになった後に与えられるメモリ・サイクル・クロッ
ク６０１の次のメモリ・サイクル・クロック６０２から
その次のメモリ・サイクル・クロック６０３までＱ出力
を高レベルにする。この高レベルのＱ出力がＭＰＵ要求
許容信号となってＡＮＤゲート１４０において読出し命
令との論理積がとられ、この論理積がＭＰＵ読出レパし
ファ７８へのデータ・イネーブル信号となる。これによ
り、ＭＰＵアドレス・ラッチ７２に保持されているアド
レスが示す共用記憶装置１０の記憶位置から８ビツトの
ＭＰＵデータが読出され、パス４８、ＭＰＵ読出しバッ
ファ７８、パス２８を介してマイクロプロセッサ６に供
給される。

メモリ・サイクル・クロック６０２が発生し且つＭＰＵ
要求許容信号が出力されると、ＡＮＤゲート２２２は、
高レベル信号７０１を出力しＲＳラッチ２０２をリセッ
トする。また、ＭＰＵ要求許容信号が発生しなくなると
、第５図のＲ／Ｗ要求保持回路１１４のＲＳラッチ１１
５のＱ出力が高レベルとなり、ＯＲゲート１５０からＭ
ＰＵアドレス・ラッチ７２ヘリセット信号が出力される
。

ＭＰＵ要求許容信号が発生しなくなると、ＭＰＵ要求許
容同期回路１０２Ｍの同期用り型フリップ・フロップ２
１２のＱ出力が高レベルになるので、メモリ・サイクル
・クロックをディスク要求許容同期回路１０２ＤのＡＮ
Ｄゲート２３１を介して同期用り型フリップ・７０ツブ
２１１のクロック入力に供給可能となる。これにより、
フリップ・フロップ２１１は、ＡＮＤゲート２３１から
最初に供給されるメモリ・サイクル・クロック６０３の
次のメモリ・サイクル・クロック６０４からその次のメ
モリ・サイクル・クロック６０５までそのＱ出力を高レ
ベルにする。この高レベルＱ出力が、ディスク要求許容
信号となってＡＮＤゲート１４４においで読出し命令と
の論理積がとられ、この論理積がデにスフ読出しバッフ
ァ８２へのデータ・イネーブル信号となる。

他方、ＡＮＤゲート１４４から出力されたデータ・イネ
ーブル信号はＯＲゲート１３６にも供給され、ＯＲゲー
ト１３６はアドレス・イネーブル信号を第２図のホスト
・データ・アドレス発生器７６に出力する。これに応じ
て、ホスト・データ・アドレス発生器７６は、係数値を
１つ減少させて共用記憶装置１０のホスト・データ記憶
領域１０Ｈの特定の記憶位置をアドレスし、そこから１
バイト（すなわち８ビツト）のデータを読出す、読出さ
れたホスト・データは、パス４８、ディスク読出しバッ
ファ８２およびパス１８を介してディスク装置２に供給
される。

メモリ・サイクル・クロック６０４が発生し且つディス
ク要求許容信号が出力されると、ＡＮＤゲート２２１は
、高レベル信号７０２を出力してＲＳラッチ２０１をリ
セットする。

ディスク要求許容信号力情生じなくなると、ディスク要
求許容同期回路１０２Ｄの同期用り型フリップ・フロッ
プ２１１のＱ出力が高レベルになるので、ホスト要求許
容同期回路１０２ＨのＡＮＤゲート２３３を介してメモ
リ・サイクル・クロックが同期用り型フリップ・フロッ
プ２１３のクロック入力に供給可能となる。これにより
、フリップ・フロップ２１３は、ＡＮＤゲート２３３か
ら最初に供給されるメモリ・サイクル・クロック６０５
その次のメモリ・サイクル・クロック６０６からの次の
メモリ・サイクル・クロック６０７までＱ出力を高レベ
ルにする。この高レベルＱ出力がホスト要求許容信号と
なってＡＮＤゲート１４８において読出し命令との論理
積がとられ、この論理積がホスト読出しＦＩＦＯバッフ
ァ８６へのデータ・イネーブル信号となる。

他方、ＡＮＤゲート１４８から出力されたデータ・イネ
ーブル信号はＯＲゲート１３４に供給される。これによ
りＯＲゲート１３６はアドレス・イネーブル信号を第２
図のディスク・データ・アドレス発生器７４に出力する
。これに応じて、ディスク・データ・アドレス発生器７
４は、係数値を１つ減少させて共用記憶装置１０のディ
スク・データ記憶領域１０Ｄの特定の記憶位置をアドレ
スし、そこから１バイトのデータを読出す。読出された
ディスク・データは、パス４８、ホスト読出しＦＩＦＯ
バッファ８６、パス３８を介してホスト・コンピュータ
４に供給される。なお、第４図のＲＳラッチ２０３は、
ホスト要求許容信号とメモリ・サイクル・クロック６０
６との論理積をとるＡＮＤゲート２２３の出力によりリ
セットされる。

次に、共用記憶装置１０の書込みサイクルにおける動作
を説明する。第６図に示されたタイム・チャートの時点
Ｔ１１において、マイクロプロセッサ６、ディスク装置
２およびホスト・コンピュータ４から同時に書込み要求
が発せられたものとする。これにより、第４図の優先順
位回路１０２のＲＳラッチ２０２．２０１および２０３
のＱ出力が高レベルになるとともに、第５図のＲ／Ｗ要
求保持回路１１４のＲＳラッチ１１６．１１８および１
２０のＱ出力が高レベルとなって、線４５に書込み命令
が出力される。

マイクロプロセッサ６は、書込み要求を発すると同時に
、共用記憶装置１０に書込みたい８ビツトのＭＰＵ−ｙ
！−夕をパス２８を介してＭＰＵ書込みバッファ８０に
供給するとともに、上記ＭＰＵデータを書込みたい共用
記憶装置１０の記憶位置を示す１６ビツトのアドレスな
線２６を介してＭＰＵアドレス・ラッチ７２に出力する
。ディスク装置２は、書込み要求を発すると同時に、共
用記憶装置１０に書込みたい８ビツトのディスク・デー
タをパス１８を介してディスク書込みバッファ８４に供
給する。ホスト・コンピュータ４は、書込み要求を発す
ると同時に、共用記憶装置１０に書込みたい１６ビツト
のディスク・データをパス３８を介してホスト書込みＦ
　Ｉ　ＦＯ９０に供給する。

ＭＰＵ要求許容同期回路１０２Ｍの同期用り型フリップ
・フロップ２１２は、ＲＳラッチ２０２のＱ出力が高レ
ベルになった後に与えられるメモリ・サイクル・サイク
ル・クロック６１１の次のメモリ・サイクル・クロック
６１２からその次のメモリ・サイクル・クロック６１３
までＱ出力を高レベルにする。この高レベルのＱ出力が
ＭＰＵ要求許容信号となって、ＡＮＤゲート１４２にお
いて書込み命令との論理積がとられ、この論理積がとら
れ、この論理積がＭＰＵ書込みバッファ８０へのデータ
・イネーブル信号となる。これにより、ＭＰＵアドレス
・ラッチ７２に保持されているアドレスが示す共用記憶
装置１０の記憶装置に、ＭＰＵ書込みバッファ８０から
バス４８を介してＭＰＵデータが書込まれる。

メモリ・サイクル・クロック６１２が発生し且つＭＰＵ
要求許容信号が出力されると、ＡＮＤゲート２２２は、
高レベル信号７１８を出力してＲＳラッチ２０２をリセ
ットする。また、ＭＰＵ要求許容信号が発生しなくなる
と、第５図のＲ／Ｗ要求保持回路１１４のＲＳ　５　＋
９チ１１６のＱ出力が高レベルとなり、ＯＲゲート１５
０からＭＰＵアドレス・ラッチ７２ヘリセット信号が出
力される。

ＭＰＵ要求許容信号が発生しなくなると、ＭＰＵ要求許
容同期回路１０２Ｍの同期用り型フリップ・フロップ２
１２のＱ出力が高レベルになるので、メモリ・サイクル
・クロックをディスク要求許容同期回路１０２ＤのＡＮ
Ｄゲート２３１を介して同期用り型フリップ・フロップ
２１１のクロック入力に供給可能となる。これにより、
フリップ・フロップ２１１は、ＡＮＤゲート２３１から
最初に供給されるメモリ・サイクル・クロック６１３の
次のメモリ・サイクル・クロック６１４からその次のメ
モリ・、サイクル・クロック６１５までそのＱ出力を高
レベルにする。この高レベルＱ出力が、ディスク要求許
容信号となって、ＡＮＤゲート１４６において書込み命
令との論理積がとられ、この論理積がディスク書込みバ
ッファ８４へのデータ・イネーブル信号となる。

他方、ＡＮＤゲート１４６から出力されたデータ・イネ
ーブル信号は、ＯＲゲート１３４にも供給され、ＯＲゲ
ート１３４はアドレス・イネーブル信号を第２図のディ
スク・データ・アドレス発生器７４に出力する。これに
応じて、ディスク・データ・アドレス発生器７４は、計
数値を１つ減少させて共用記憶装置１０のディスク・デ
ータ記憶領域１０Ｄの特定の記憶位置をアドレスし、こ
のアドレスされた記憶装置に、ディスク書込みバッファ
８４に一時記憶されていた１バイトのディスク・データ
が書込まれる。

メモリ・サイクル・クロック６１４が発生し且つディス
ク要求許容信号が出力されると、ＡＮＤゲート２２１は
、高レベル信号７１２を出力してＲＳラッチ２０１をリ
セットする。

ディスク要求許容信号が発生しなくなると、ディスク要
求許容同期回路１０２Ｄの同期用り型フリップ・フロッ
プ２１１のＱ出力が高レベルになるので、ホスト要求許
容同期回路１０２ＨのＡＮＤゲート２３３を介してメモ
リ・サイクル・クロックが同期用り型フリップ・フロッ
プ２１３のクロック入力に供給可能となる。これにより
、フリップ・フロ、ツブ２１３は、ＡＮＤゲート２３３
から最初に供給されるメモリ・サイクル・クロック６１
５０次のメモリ・サイクル・クロック６１６からその次
のメモリ・サイクル・クロック６１７までＱ出力を高レ
ベルにする。この高レベルＱ出力がホスト要求許容信号
となってＡＮＤゲート１５０において書込み命令との論
理積がとられ、この論理積がホスト書込ＦＩＦＯバッフ
ァ９６へのデータ・イネーブル信号となる。

他方、ＡＮＤゲート１５０から出力されたデータ・イネ
ーブル信号は、ＯＲゲート１３６に供給される。これに
よりＯＲゲート１３６は、アドレス・イネーブル信号を
第２図のホスト・データ・アドレス発生器７６に出力す
る。これに応じて、ホスト・データ・アドレス発生器７
６は、計数値を１つ減少させて共用記憶装置１０のホス
ト・デー夕記憶領域１０Ｈの特定の記憶位置をアドレス
し、このアドレスされた記憶装置に、ホスト書込みＦＩ
ＦＯバッファ９０の第２ホスト書込みバッファ９６に一
時記憶されている１６ビツトのホスト・データの上位８
ビツトを書込まれる。下位８ビツトは、ホスト・コンピ
ュータ４から次の書込み要求が発生されたときに共用記
憶装置１０の次のアドレスに書込まれる。前述のように
、ホスト・コンピュータ４は、１６ビツトのデータを書
込むのに２回書込み要求を発する。

上記実施例では、マイクロプロセッサ６がＭＰＵアドレ
ス・ラッチ７２に出力するアドレスは、共用記憶装置１
０のＭＰＵデータ記憶領域１０Ｍの記憶位置を示すもの
としたが、マイクロプロセッサ６が、ディスク・データ
記憶領域１０Ｄおよびホスト・データ記憶領域１０Ｈの
記憶位置を示すアドレスをＭＰＵアドレス・ラッチ７２
に出力することにより、マイクロプロセッサ６がディス
ク・データおよびホスト・データの読出しおよび書込み
を行うことができ、これらデータのテストおよびエラー
訂正を行うことができる。

また、上記実施例では、ディスク・データ・アドレス発
生器７４およびホスト・データ・アドレス発生器７６を
ダウン・カウンタにより構成したが、アップ・カウンタ
で構成してもよい、また、アドレス発生器７４および７
６を、ＭＰＵアドレス−ラッチ７２のように、ディスク
装置２およびホスト・コンピュータ４から出力されるア
ドレスを保持するラッチとすることもできる。しかし、
共用記憶装置１０中のディスク・データおよびホスト・
データの読み書きは、通常、データ全体で行われるので
、ディスク装置２およびホスト・コンピュータ４が１バ
イトのデータ毎にアドレスを発生するよりは、アクセス
要求毎に計数値を変化させるタウンタをアドレス発生器
を使用する方が構成が簡単となる利点がある。

また、上記実施例は、磁気ハード・ディスク装置に間す
るものであるが、本発明は、これに限定されず、磁気フ
ロッピー・ディスク、光磁気ディスク、光デイスク装置
にも適用できる。要するに、マイクロプロセッサによっ
て動作が制御され、ホスト・コンピュータとの闇でデー
タを送受するディスク装置ならばどのような型のものに
でも適用できる。

Ｆ１発明の効果本発明は、簡単な時分割多重制御装置を付加するだけで
、ディスク装置を制御するマイクロプロセッサが使用す
るデータを記憶するＭＰＵメモリの機能と、ディスク装
置とホスト・コンピュータとの間のデータの受は渡しに
使用されるいわゆるセクタ・バッファの機能とを１つの
記憶手段にもたせることができ、ディスク装置のメモリ
の有効利用を図ることができる。

【図面の簡単な説明】

第１図は、本発明によるハード・ディスク装置の記憶制
御装置を示すブロック図、第２図は、第１図に示された時分割多重制御装置および
共用記憶装置の具体的構成例を示すブロック図、第３図は、第２図に示されたタイミング制御装置の一構
成例を示すブロック図、第４図は、第３図に示された要求元判別回路および優先
順位回路の具体的構成例を示すブロック図、第５図は、第３図に示されたＲ／Ｗ要求保持回路の具体
的構成例を示すブロック図、第６図は、第１図乃至第５図に示された本発明の実施例
の動作を示すタイム・チャート、第７図は、従来のハー
ド・ディスク装置のメモリ構成を示すブロック図である
。２・・・ハード・ディスク装置、４・・・ホスト・コン
ピュータ、６・・・マイクロプロセッサ、８・・・時分
割多重制御装置、１０・・・共用記憶装置、５０・・・
タイミング制御装置、７２・・・ＭＰＵアドレス・ラッ
チ、７４・・・ディスク・データ・アドレス発生器、７
６・・・ホスト・データ・アドレス発生器、１００・・
・要求元判別回路、１０２・・・優先順位回路、１１４
・・・Ｒ／Ｗ要求保持回路。

Claims

【特許請求の範囲】

（１）マイクロプロセッサによって動作が制御され、ホ
スト・コンピュータとの間でデータを送受するディスク
装置において、共用記憶手段と、前記マイクロプロセッサ、前記ホスト・コンピュータお
よび前記ディスク措置から出力されるデータを所定の優
先順位に従って前記共用記憶手段に書込み、前記共用記
憶手段に記憶されるデータを所定の優先順位に従って前
記マイクロプロセッサ、前記ホスト・コンピュータおよ
び前記ディスク装置に読出す時分割多重制御手段とを具備するディスク装置。
（２）前記時分割多重制御手段が、前記マイクロプロセッサと前記共用記憶手段との間のデ
ータの読出しおよび書込みに第１の優先順位を、前記デ
ィスク装置と前記共用記憶手段とのデータの読出しおよ
び書込みに第２の優先順位を、前記ホスト・コンピュー
タと前記共用記憶手段との間のデータの読出しおよび書
込みに第３の優先順位をそれぞれ与える優先順位回路を有することを特徴とする特許請求の範囲第１項に記載の
ディスク装置の記憶制御装置。