JPH10269676A - データアクセス装置およびデータアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＨＤＤのＭＣＵのインターフェイス信号は汎
用性を考慮して設定されていてリード・ライト信号やデ
ータ出力タイミングの確定が遅く、ＨＤＣと接続された
場合に高速かつ効率的なデータ転送が困難である課題が
あった。 【解決手段】 ＨＤＣおよびＭＣＵをクロック信号をも
とに同期的に動作させるクロック同期手段と、前記ＭＣ
ＵのＣＰＵから与えられる１度のアクセス要求コマンド
により、前記ＨＤＣとの複数回のデータ入出力を前記Ｈ
ＤＣの管理資源アクセス状況より生成される応答ステイ
タスに応じて各回毎、任意のアクセス時間で連続的、離
散的、または連続離散混合的に行う制御手段とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マイクロコンピ
ュータが周辺デバイス等とデータをアクセスする際、マ
イクロコンピュータと周辺デバイス等間を仲介するデー
タアクセス装置およびデータアクセス方法に関するもの
である。

【０００２】

【従来の技術】図３６は従来のデータアクセス装置を示
す構成図であり、図において、１はマイクロコンピュー
タ（以下、マイコンという）、２はＤＲＡＭ、３はＲＯ
Ｍ、４は周辺デバイス、５はマイコン１からデータの読
込アドレスＡ１５〜Ａ０が出力されると、その読込アド
レスＡ１５〜Ａ０からデータＤ７〜Ｄ０を読み込み、デ
ータＤ７〜Ｄ０をマイコン１に送信する専用ＩＣ、６〜
９はバスである。

【０００３】次に動作について説明する。まず、マイコ
ン１がＲＯＭ３に格納されているデータＤ７〜Ｄ０を読
み込む必要がある場合、マイコン１は、図３７に示すよ
うに、クロック信号φに同期して、読込アドレスＡ１５
〜Ａ０（データＤ７〜Ｄ０が格納されているアドレス）
を専用ＩＣ５に出力する。

【０００４】そして、専用ＩＣ５は、マイコン１から読
込アドレスＡ１５〜Ａ０が出力されると、ＲＯＭ３から
データＤ７〜Ｄ０の読み込み処理を実行するが、具体的
には下記に示す通りである。即ち、専用ＩＣ５とＲＯＭ
３は、図３６および図３８に示すように、バス６を介し
て接続されているが、専用ＩＣ５からデータＤ７〜Ｄ０
の格納番地を示す読込アドレスＡ１５〜Ａ０がアドレス
デコーダ１０に出力されると、図３９に示すように、Ｒ
ＯＭ３のチップイネーブル入力端子＊ＣＥが“Ｌ”レベ
ルとなり、ＲＯＭ３は読込アドレスＡ１５〜Ａ０に格納
しているデータＤ７〜Ｄ０の転送が可能な状態に遷移す
る。

【０００５】そして、ＲＯＭ３は、専用ＩＣ５の＊ＯＥ
出力端子と接続されている＊ＯＥ入力端子が“Ｌ”レベ
ルになると（専用ＩＣ５が信号レベルを制御する）、バ
ス６のデータバスにデータＤ７〜Ｄ０を出力する。これ
により、専用ＩＣ５は、バス６のデータバスからデータ
Ｄ７〜Ｄ０の読み込みを実行する。

【０００６】なお、図３９のデータ読み出し方式の場
合、データを１バイト転送する毎に、読込アドレスＡ１
５〜Ａ０を指定する必要があるので、クロック信号φの
２クロックで１バイトのデータを転送することになる
が、データの高速読み出しが必要な場合には、“バース
トアクセス”と呼ばれるデータ読み出し方式（ＲＯＭ上
の連続する番地に格納されているデータを高速に読み出
す方式）が実行可能なＲＯＭをＲＯＭ３として採用すれ
ばよい。

【０００７】例えば、図４０に示すように、読込アドレ
スＡ１５〜Ａ２が同一で、読込アドレスＡ１，Ａ０が異
なる４バイトのデータを読み出す場合、読込アドレスＡ
１５〜Ａ２を固定し、読込アドレスＡ１，Ａ０のみを適
宜変更することにより、４バイトのデータを連続的に転
送することができる。このデータ読み出し方式を採用し
た場合、クロック信号φの５クロックで４バイトのデー
タを転送することができる（図３９の一般的なデータ読
み出し方式の場合、４バイトのデータを転送するには、
８クロック（＝２クロック×４）の時間を必要とす
る）。

【０００８】このようにして、専用ＩＣ５がＲＯＭ３か
らデータＤ７〜Ｄ０を読み込むと、マイコン１は、マイ
コン１の＊Ｅ出力端子（図示せず）と接続されている専
用１Ｃ５の＊Ｅ入力端子（図示せず）を“Ｌ”レベルに
することにより、専用ＩＣ５に対して、読み込んだデー
タＤ７〜Ｄ０をバス６のデータバスに出力させる（マイ
コン１は、専用ＩＣ５が図３９の一般的なデータ読み出
し方式でデータを読み込む場合、クロック信号φの２ク
ロックで１バイトのデータを読み込むことを認識してい
るので、読込アドレスＡ１５〜Ａ０を出力後、次のクロ
ックを入力したとき、当該信号レベルを“Ｌ”レベルに
する。これにより、マイコン１は、バス６のデータバス
からデータＤ７〜Ｄ０の読み込みを実行し、一連の処理
を終了する。ただし、２バイト以上のデータを読み込む
場合には、同様の動作を繰り返す必要がある。

【０００９】なお、マイコン１がＤＲＡＭ２や周辺デバ
イス４からデータを読み込む場合にも同様の手順でデー
タの読み込み処理が行われるが、図４１および図４２に
示すように、専用ＩＣ５とＤＲＡＭ２等間のデータ転送
方式は、専用ＩＣ５とＲＯＭ３間のデータ転送方式とは
異なり、アドレスの指定を行アドレスと列アドレスに分
けて指定するようにしている。

【００１０】また、データの高速読み出しが必要な場合
には、図４３に示すように、“ファーストページモー
ド”と呼ばれるデータ読み出し方式（ＤＲＡＭ上の連続
する番地に格納されているデータを高速に読み出す方
式）が実行可能なＤＲＡＭをＤＲＡＭ２として採用すれ
ばよい。このデータ読み出し方式によれば、２回目以降
のデータアクセスでは、列アドレスのみを指定し、行ア
ドレスの指定が不要になるので、データアクセスに必要
なクロック数を減らすことができる。

【００１１】次に、ハードディスクドライブ（以下、Ｈ
ＤＤという）の制御に用いられるマイクロコンピュータ
ユニット（以下、ＭＣＵという）がハードディスクコン
トローラ（以下、ＨＤＣという）に接続された場合にお
ける従来のデータアクセス方法についてさらに具体的に
説明する。図４４はＨＤＤの構成を示すブロック図であ
り、図において１００はＨＤＤを示している。１０１は
前記ＭＣＵ、１０２はＣＰＵ、１０３はＲＯＭ、１０４
はＲＡＭ、１０５はタイマ、１０６はシリアル通信装
置、１０７は汎用ポート、１０８はアナログ−ディジタ
ル量変換器（以下、ＡＤＣという）、１０９はハードデ
ィスク、１１０はハードディスクコントローラ（以下、
ＨＤＣという）、１１１はホストコンピュータ、１１２
はハードディスク１０９とホストコンピュータ１１１と
のデータ転送用ユーザバッファとして使用されているセ
クタバッファである。

【００１２】次に動作について説明する。ＨＤＤの制御
には、一般的に図４４に示すようなＣＰＵ１０２、ＲＯ
Ｍ１０３、ＲＡＭ１０４、タイマ１０５、シリアル通信
装置１０６、汎用ポート１０７、ＡＤＣ１０８などを一
つのチップ上にまとめたＭＣＵ１０１が使用されるが、
ＭＣＵ１０１はＨＤＤ以外にも使用されるため、汎用の
信号インタフェースを採用しており、ＨＤＣと接続され
た場合に効率的なデータ転送が困難である。

【００１３】図４５は、３２ＭＨｚの汎用ＭＣＵの外部
インタフェース信号の例を示すタイミングチャートであ
る。ＣＬＯＣＫは元クロックでＭＣＵ１０１搭載の発振
回路によって生成されるか、またはＨＤＣ１１０などの
外部から供拾される。ＳＴＣＬＫはＭＣＵ１０１から出
力される基本クロックであり、ＭＣＵ１０１はこのクロ
ックに同期して動作し、一般的にＣＬＯＣＫの半分の周
波数である。ＡＤ０〜７は下位アドレスとデータの共用
信号線（バス）であり、アドレスは常にＭＣＵ１０１か
ら出力される。アドレスストローブ信号（ＡＳＴＢ）が
アドレス出カ時にＭＣＵ１０１から出力されるので、Ｈ
ＤＣ１１０はＡＳＴＢを用いて下位アドレスを内部に保
持する。ＭＣＵライト時では、ライト信号（ＷＲ）とラ
イトデータがＭＣＵ１０１から送出されるので、ＨＤＣ
１１０側で前記ライト信号ＷＲを利用してバスからのデ
ータ取り込みを行う。ＭＣＵリード時はバスがハイ・イ
ンピーダンス状態に開放され、ＭＣＵ１０１からリード
信号（ＲＤ）が出力されるので、ＨＤＣ１１０は前記リ
ード信号ＲＤにあわせてデータを送出しＭＣＵ１０１は
これをリード信号ＲＤの立ち上がる時点で取り込む。

【００１４】ＷＡＩＴ信号は、ＨＤＣ１１０側の処理が
遅くアクセスを引き延ばす必要がある場合にＨＤＣ１１
０から出力される。ＭＣＵ１０１はＳＴＣＬＫの立ち上
がりでこの信号をチェックし、ＬＯＷレベルならばアク
セスの完了を遅らせる。Ａ８〜１５はアドレス上位専用
信号であり、アクセスの間、維持されている。ＨＤＣ１
１０に保持した下位部分とあわせて１６ビット（６４Ｋ
バイト）までアドレス可能である。

【００１５】ＭＣＵ１０１とＨＤＣ１１０をクロック同
期的に動作させようとする場合、ＨＤＣ１１０の内部で
使用するクロックをＭＣＵ１０１へのＣＬＯＣＫとして
送る方法が考えられるが、ＣＬＯＣＫからＳＴＣＬＫま
での遅延が大きく、かつ、タイミングが明確に規定され
ない場合が多いため、３２ＭＨｚ以上の周波数でのＭＣ
Ｕ１０１−ＨＤＣ１１０間の各種インタフェース信号の
同期的な授受は困難であった。このためＭＣＵ１０１か
ら出力される信号をＨＤＣ１１０の内部クロックで一
度、取り直して同期化して使用したり、ＨＤＣ１１０か
らＭＣＵ１０１への出力信号を早めに出すなどの対応が
必要である。

【００１６】さらに、ＨＤＤではＭＣＵ１０１に搭載さ
れている数キロバイト程度のＲＡＭ以外にも自由に読み
書き可能なより大きなメモリ領域が必要とされ、装置コ
ストを上昇させずにこの要求を満たすため、ハードディ
スク１０９とホストコンピュータ１１１とのデータ転送
用ユーザバッファとして使用されているセクタバッファ
１１２をＭＣＵ１０１からも常時アクセス可能とする技
術が提案されている。

【００１７】通常、セクタバッファ１１２にはダイナミ
ックメモリ（ＤＲＡＭ）が使用されており、データ転送
の効率を高めるためにアクセスを時分割して各アクセス
をＤＲＡＭのぺージモード（ＦＡＳＴ ＰＡＧＥ：Ｆ
Ｐ、または、ＥＸＴＥＮＤＥＤＤＡＴＡ ＯＵＴ：ＥＤ
Ｏ）により行なっている。ページモードでは最初（第１
ワード）のアクセスには時間がかかるが、同一ぺージ内
の２ワード目以降は連続的に短時間で処理可能である。
ＦＰとＥＤＯの違いは主にこの連続転送のタイミングに
あるが、コスト差がほとんどなく、その高速性により将
来的にはＥＤＯが使用される方向にある。ＨＤＣ１１０
でのＥＤＯ−ＤＲＡＭアクセス例（アクセスタイム７０
ｎｓ ３２ＭＨｚクロック制御）を図４６に示す。

【００１８】ＲＡＳ信号は、ＤＲＡＭのぺージアドレス
送出タイミングを示すものでこの信号の立ち下がりでＤ
ＲＡＭにぺージアドレスが取り込まれる。ＣＡＳ信号の
立ち下がりではぺージ内アドレスがＤＲＡＭに与えられ
る。メモリヘの書き込み時はＣＡＳ信号の立ち下がりで
アドレスと同時にデータがＨＤＣ１１０から送出され、
ＤＲＡＭはこの時点でデータの取り込みを行う。メモリ
からのリード時はアドレスを与えた次のＣＡＳ信号の立
ち下がりでデータがＤＲＡＭから出力されてくるのでＨ
ＤＣ１１０側で取り込む。ぺージアクセスの最後のワー
ドの取り込み点にはＣＡＳ信号の立ち下がりが存在しな
いのでＲＡＳ信号の立ち上がりで行われる。

【００１９】時間の配分はセクタバッファ１１２を管理
する競合制御理論によって行われている。ホストコンピ
ュータ、メディア、ＭＣＵそれぞれのデータ伝送要求に
より優先順位をつけて順にサービスが行われるように制
御される。上記のような方式では容量的にはＲＡＭが確
保されるが、ＭＣＵは高いデータ転送レート（帯域幅）
を要求するメディアおよびホストコンピュータに挟まれ
ており、データ転送が１ワード単位であるために、ＭＣ
Ｕに充分なデータが供給されず、汎用のＭＣＵインタフ
ェースでは効率よく対応できないという欠点がある。

【００２０】このような欠点を克服するため、米国特許
ＵＳ−００５−４６５−３４３号公報に開示されるよう
な方式が提案されている。この方式ではＨＤＣ内に命令
プリフェッチレジスタ（Ｃｌａｉｍ１、３）、キャッシ
ュバッファ（Ｃｌａｉｍ８、９、１７）を配置してＤＲ
ＡＭをページアクセスすることにより、ＭＣＵ帯域の増
加が可能であるとされている。

【００２１】

【発明が解決しようとする課題】従来のデータアクセス
装置およびデータアクセス方法は以上のように構成され
ているので、専用ＩＣ５とＲＯＭ３等間のデータ転送は
バーストアクセス等のデータ読み出し方式を採用すれば
高速化を図ることができるが、マイコン１と専用ＩＣ５
間のデータ転送は２サイクルに１データしか転送できな
いため、結局、マイコン１は高速にデータを読み出すこ
とができず、マイコン１が高速にデータを読み出せるよ
うにするには、バス６のバス幅を拡大するか、バス６の
動作速度を高速にする必要が生じ、コストの増加を招く
課題があった。

【００２２】また、データのアクセス対象が異なると、
データをアクセスするための信号およびその信号のアク
セスタイミングが異なるため、データの読み出し時間が
相違する。従って、ユーザがデータのアクセス対象を変
更するごとに、マイコン１のデータ読み出しタイミング
を変更する必要が生じ、マイコン１の汎用性が損なわれ
る課題もあった。

【００２３】特に、図４４に示したＨＤＤにおいては、
ＭＣＵ１０１とＨＤＣ１１０をクロック同期的に動作さ
せるためにＭＣＵ１０１から出力される信号をＨＤＣ１
１０の内部クロックで一度、取り直して同期化して使用
したり、ＨＤＣ１１０からＭＣＵ１０１への出力信号を
早めに出すなどの対応が必要であり、データの転送に余
分に時間がかかる課題があった。

【００２４】また、ＭＣＵ１０１のインタフェース信号
はメモリを直接接続するといった汎用性を考慮して設定
されていて１回のアクセスが前提であり、リード・ライ
ト信号やデータ出力タイミングの確定が遅いという課題
があった。

【００２５】さらに、ＨＤＣ内に命令プリフェッチレジ
スタ、キャッシュバッファを配置してＤＲＡＭをページ
アクセスする方式では、（１）ヒットチェック理論など
複雑なキャッシュ制御理論が必要でハードウェアサイズ
の増加を招きやすい。（２）セクタバッファへのページ
モードアクセスを可能とするために、複数ワードのキャ
ッシュを配置してアクセスを行なうが、ＭＣＵのセクタ
バッファへの要求はプログラムコードフェッチとプログ
ラム実行に伴うデータアクセスが入りまじっていてアド
レスが不連続となりやすく、前回参照アドレスに続くア
ドレスを参照する確率が低下する。このため、１系統の
キャッシュ管理機構によりページアクセスを行なっても
余分に読んだ部分は無駄になる可能性が高い。これを回
避するには複数系統のキャッシュ管理機構が必要であ
り、理論の複雑化を招きやすい。（３）ＭＣＵのライト
処理に対し、セクタバッファへのページモードアクセス
を可能とするには、一度データをキャッシュに溜めた
後、アドレスの連続性をチェックしてセクタバッファの
アクセスを行うといった複雑な制御が必要となるなどの
課題があった。

【００２６】この発明は上記のような課題を解決するた
めになされたもので、マイコンの汎用性を損なうことな
く、マイコンが高速にデータをアクセスすることができ
る低コストのデータアクセス装置およびデータアクセス
方法を得ることを目的とする。

【００２７】また、この発明は従来のＭＣＵインタフェ
ースが抱えていたＨＤＤ制御上の問題を解消し、ＨＤＣ
において複雑な制御を行うことなくＭＣＵとＨＤＣとの
間、さらにＭＣＵとＨＤＣとセクタバッファとの間で高
効率かつ高速アクセスを実現するデータアクセス装置お
よびデータアクセス方法を得ることを目的とする。

【００２８】

【課題を解決するための手段】請求項１記載の発明に係
るデータアクセス装置は、ハードディスクコントローラ
と、該ハードディスクコントローラに接続されるマイク
ロコンピュータユニットと、前記ハードディスクコント
ローラおよび前記マイクロコンピュータユニットをクロ
ック信号をもとに同期的に動作させるクロック同期手段
と、前記マイクロコンピュータユニットのＣＰＵから与
えられる１度のアクセス要求コマンドにより、前記ハー
ドディスクコントローラとの複数回のデータ入出力を前
記ハードディスクコントローラの管理資源アクセス状況
より生成される応答ステイタスに応じて各回毎、任意の
アクセス時間で連続的、離散的、または連続離散混合的
に行う制御手段とを備えるようにしたものである。

【００２９】請求項２記載の発明に係るデータアクセス
方法は、ディスクメディアのコントローラおよび当該コ
ントローラに接続されるマイクロコンピュータをクロッ
ク信号をもとに同期的に動作させ、前記マイクロコンピ
ュータのＣＰＵが１度のアクセス要求コマンドを出力す
ると、当該アクセス要求コマンドをもとに前記マイクロ
コンピュータと前記コントローラとの間で行われるデー
タの入出力を、前記コントローラの管理資源アクセス状
況より生成される応答ステイタスに応じて各回毎、任意
のアクセス時間で連続的、離散的、または連続離散混合
的に行うようにしたものである。

【００３０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
データアクセス装置を示す構成図であり、図において、
２はＤＲＡＭ、３はＲＯＭ、４は周辺デバイス、７，
８，９はバス、１１はデータのアクセス方式を指定する
指定信号ＣＡおよびデータの読込アドレスＡ１５〜Ａ０
等を出力するマイコン（マイクロコンピュータ）、１２
はマイコン１１から指定信号ＣＡおよびデータの読込ア
ドレスＡ１５〜Ａ０等が出力されると、その読込アドレ
スＡ１５〜Ａ０からデータＤ７〜Ｄ０を読み込み、指定
信号ＣＡから認識したアクセス方式にしたがってデータ
Ｄ７〜Ｄ０をマイコン１に送信する専用ＩＣ、１３はマ
イコン１１と専用ＩＣ１２を接続するバスである。

【００３１】また、図２は、この発明の実施の形態１に
よるデータアクセス装置の機能を示す機能説明図であ
り、図において、１４はマイコン１１とバス１３を介し
て接続され、そのマイコン１１からデータのアクセス方
式を指定する指定信号ＣＡおよびデータの読込アドレス
Ａ１５〜Ａ０等が出力されると、その指定信号ＣＡおよ
び読込アドレスＡ１５〜Ａ０等を受信する受信手段、１
５は受信手段１４により受信された指定信号ＣＡからデ
ータのアクセス方式を認識する認識手段、１６は受信手
段１４により受信された読込アドレスＡ１５〜Ａ０から
データＤ７〜Ｄ０を読み込むデータ読込手段、１７はマ
イコン１１とバス１３を介して接続され、データ読込手
段１６がデータＤ７〜Ｄ０の読み込みを完了すると、Ａ
ＣＫ信号をマイコン１１に送信するとともに、認識手段
１５により認識されたアクセス方式にしたがってデータ
Ｄ７〜Ｄ０をマイコン１１に送信する送信手段である。
因みに、図３および図４はこの発明の実施の形態１およ
び実施の形態２によるデータアクセス装置が適用するデ
ータアクセス方法を示すフローチャートである。

【００３２】次に動作について説明する。まず、マイコ
ン１１がＲＯＭ３等に格納されているデータＤ７〜Ｄ０
をバス１３から通常のアクセス方式を用いて読み込む必
要がある場合、即ち、特に高速にデータを読み込む必要
がない場合には、マイコン１１は、クロック信号φの１
サイクル期間中（図５の場合では、“Ａ”のサイク
ル）、アクセス要求信号ＲＥＱ（マイコン１１が専用Ｉ
Ｃ１２に対して、アクセスすることを要求する信号であ
って“Ｈ”レベルの信号）を専用ＩＣ１２に出力する
（ステップＳＴ１）。

【００３３】また、マイコン１１は、アクセス要求信号
ＲＥＱと同時に、アクセス方式を指定する指定信号ＣＡ
（信号レベルが“Ｌ”レベルのときは通常のアクセス方
式、“Ｈ”レベルのときは連続アクセス方式）、連続ア
クセス方式を用いる場合に、連続アクセスするバイト数
を指定するデータ量信号ＱＤ（信号レベルが“Ｌ”レベ
ルのときは４バイトの連続アクセス、“Ｈ”レベルのと
きは８バイトの連続アクセス）、バス１３におけるデー
タの転送方向を示す転送方向信号Ｗ（信号レベルが
“Ｌ”レベルのときはマイコン１１が専用ＩＣ１２から
データを受信する方向、“Ｈ”レベルのときはマイコン
１１がデータを専用ＩＣ１２に送信する方向）、および
データの読込アドレスＡ１５〜Ａ０（データＤ７〜Ｄ０
が格納されているアドレス）を専用ＩＣ１２に出力する
（ステップＳＴ１）。

【００３４】このようにして、マイコン１１から各種の
信号が出力されると、専用ＩＣ１２の受信手段１４がこ
れらの信号を受信し、専用ＩＣ１２の認識手段１５等
が、これらの信号に基づく処理を実行するが、図５の場
合、指定信号ＣＡおよび転送方向信号Ｗの信号レベルが
いずれも“Ｌ”レベルであるので、認識手段１５は、通
常のアクセス方式によるデータの読み込み処理であると
判断する（ステップＳＴ２，ＳＴ３，ＳＴ５）。

【００３５】従って、この場合には、専用ＩＣ１２のデ
ータ読込手段１６は、従来のものと同様に、読込アドレ
スＡ１５〜Ａ０がＲＯＭ３内の番地を示す場合には、図
３９に示す一般的なデータ読み出し方式を用いて読込ア
ドレスＡ１５〜Ａ０に格納されているデータＤ７〜Ｄ０
を読み出し、読込アドレスＡ１５〜Ａ０がＤＲＡＭ２内
の番地を示す場合には、図４２に示す一般的なデータ読
み出し方式を用いて読込アドレスＡ１５〜Ａ０に格納さ
れているデータＤ７〜Ｄ０を読み出す処理を実行する
（ステップＳＴ６）。

【００３６】そして、専用ＩＣ１２の送信手段１７は、
データ読込手段１６がデータＤ７〜Ｄ０の読み込みを完
了すると、その旨をマイコン１１に知らせるため、ＡＣ
Ｋ信号（“Ｈ”レベルの信号）をマイコン１１に送信す
るとともに（ステップＳＴ７）、ＲＯＭ３等から読み込
んだデータＤ７〜Ｄ０を通常のアクセス方式を用いてバ
ス１３のデータバスに出力する（ステップＳＴ８）。図
５の例では、“Ｂ”のサイクルで読み込みを完了してい
るので、“Ｃ”サイクルでＡＣＫ信号を送信している。

【００３７】これにより、マイコン１１は、専用ＩＣ１
２からデータが送信されてきたことを認識し、バス１３
のデータバスからデータＤ７〜Ｄ０を読み込み、データ
アクセスを終了する。なお、マイコン１１は、専用ＩＣ
１２がデータＤ７〜Ｄ０の読み込みを完了すると、専用
ＩＣ１２からＡＣＫ信号が送信されてくるので、データ
のアクセス対象の相違に伴って、データの読み出し時間
が相違しても（ＤＲＡＭ２とＲＯＭ３のデータ読み出し
方式は異なるので、データの読み出し時間が異なる）、
アクセス対象を意識せずに、適切なタイミングでデータ
を読み込むことができ、マイコン１１の汎用性を担保す
ることができる。

【００３８】次に、マイコン１１がＲＯＭ３等に格納さ
れているデータＤ７〜Ｄ０をバス１３から連続アクセス
方式を用いて読み込む必要がある場合、即ち、高速にデ
ータを読み込む必要がある場合には、マイコン１１は、
クロック信号φの１サイクル期間中（図６の場合では、
“Ａ”のサイクル）、アクセス要求信号ＲＥＱを専用Ｉ
Ｃ１２に出力する（ステップＳＴ１）。また、マイコシ
１１は、アクセス要求信号ＲＥＱと同時に、指定信号Ｃ
Ａ，データ量信号ＱＤ，転送方向信号Ｗおよび読込アド
レスＡ１５〜Ａ０を専用ＩＣ１２に出力する（ステップ
ＳＴ１）。

【００３９】このようにして、マイコン１１から各種の
信号が出力されると、専用ＩＣ１２の受信手段１４がこ
れらの信号を受信し、専用ＩＣ１２の認識手段１５等
が、これらの信号に基づく処理を実行するが、図６の場
合、指定信号ＣＡの信号レベルが“Ｈ”レベルで、転送
方向信号Ｗの信号レベルが“Ｌ”レベルであるので、認
識手段１５は、連続アクセス方式によるデータの読み込
み処理であると判断する（ステップＳＴ２，ＳＴ３，Ｓ
Ｔ９）。

【００４０】従って、この場合には、専用ＩＣ１２のデ
ータ読込手段１６は、従来のものと同様に、読込アドレ
スＡ１５〜Ａ０がＲＯＭ３内の番地を示す場合には、図
１８に示すバーストアクセスによるデータ読み出し方式
を用いて読込アドレスＡ１５〜Ａ０に格納されているデ
ータＤ７〜Ｄ０を読み出し、読込アドレスＡ１５〜Ａ０
がＤＲＡＭ２内の番地を示す場合には、図２１に示すフ
ァーストページモードによるデータ読み出し方式を用い
て読込アドレスＡ１５〜Ａ０に格納されているデータＤ
７〜Ｄ０を読み出す処理を実行する（ステップＳＴ１
０）。

【００４１】そして、専用ＩＣ１２の送信手段１７は、
データ読込手段１６がデータＤ７〜Ｄ０の読み込みを完
了すると、その旨をマイコン１１に知らせるため、ＡＣ
Ｋ信号（“Ｈ”レベルの信号）をマイコン１１に送信す
るとともに（ステップＳＴ１１）、ＲＯＭ３等から読み
込んだデータＤ７〜Ｄ０をバス１３のデータバスに出力
する（ステップＳＴ１２）。即ち、専用ＩＣ１２のデー
タ読込手段１６が、図１８に示すように、連続的に４バ
イトのデータを読み込んだ場合には、送信手段１７は、
４バイトのデータを１バイトごとのデータに分割し、そ
の４つの１バイトのデータを連続的にバス１３のデータ
バスに出力する（図６参照）。なお、図６の例では、
“Ｂ”のサイクルで読み込みを完了しているので、“Ｃ
〜Ｆ”サイクルでＡＣＫ信号を送信している。

【００４２】これにより、マイコン１１は、専用ＩＣ１
２からデータが送信されてきたことを認識し、バス１３
のデータバスから連続して４回、データＤ７〜Ｄ０を読
み込み、データアクセスを終了する。なお、マイコン１
１は、１回、アクセス要求信号ＲＥＱ等を出力するだけ
で、４バイトのデータを読み込むことができるので、通
常のアクセス方式に比べて短時間でデータを読み込むこ
とができる（４バイトのデータを読み込むには、通常の
アクセス方式の場合、１２クロック（＝３クロック×
４）の時間を必要とするのに対し、連続アクセス方式の
場合、６クロックの時間で足りる）。

【００４３】以上で明らかなように、この実施の形態１
によれば、データ読込手段１６がデータの読み込みを完
了すると、ＡＣＫ信号をマイコン１１に送信するととも
に、認識手段１５により認識されたアクセス方式にした
がって当該データをマイコン１１に送信するようにした
ので、バス幅を拡大する等のコストの増加を招く手段を
施すことなく、しかもマイコン１１の汎用性を損わず
に、マイコン１１が高速にデータをアクセスすることが
できる効果を奏する。

【００４４】実施の形態２．図７はこの発明の実施の形
態２によるデータアクセス装置の機能を示す機能説明図
であり、図において、図２のものと同一符号は同一また
は相当部分を示すので説明を省略する。１８はマイコン
１１とバス１３を介して接続され、そのマイコン１１か
らデータのアクセス方式を指定する指定信号ＣＡおよび
データの書き込みアドレスＡ１５〜Ａ０等が出力される
と、その指定信号ＣＡおよび書き込みアドレスＡ１５〜
Ａ０等を受信する受信手段、１９は受信手段１８により
受信された指定信号ＣＡからデータのアクセス方式を認
識する認識手段、２０はマイコン１１とバス１３を介し
て接続され、そのマイコン１１からデータが出力される
と、認識手段１９により認識されたアクセス方式にした
がって当該データを受信するとともに、受信手段１８に
より受信された書き込みアドレスＡ１５〜Ａ０に当該デ
ータを書き込むデータ書き込み手段、２１はマイコン１
１とバス１３を介して接続され、データ書き込み手段２
０がデータの書き込みを完了すると、ＡＣＫ信号をマイ
コン１１に送信する送信手段である。

【００４５】次に動作について説明する。上記実施の形
態１では、マイコン１１が専用ＩＣ１２を介してＲＯＭ
３等に格納されているデータＤ７〜Ｄ０を読み込む処理
を実行するものについて示したが、マイコン１１が専用
ＩＣ１２を介してデータＤ７〜Ｄ０をＤＲＡＭ２等に書
き込む処理を実行するようにしてもよい。

【００４６】即ち、マイコン１１がＤＲＡＭ２等にデー
タＤ７〜Ｄ０を書き込む際、通常のアクセス方式を用い
てデータＤ７〜Ｄ０をバス１３に出力する必要がある場
合、即ち、特に高速にデータを書き込む必要がない場合
には、マイコン１１は、クロック信号φの１サイクル期
間中（図８の場合では、“Ａ”のサイクル）、アクセス
要求信号ＲＥＱを専用ＩＣ１２に出力する（ステップＳ
Ｔ１）。また、マイコン１１は、アクセス要求信号ＲＥ
Ｑと同時に、アクセス方式を指定する指定信号ＣＡ，デ
ータ量信号ＱＤ，転送方向信号Ｗおよび書き込みアドレ
スＡ１５〜Ａ０を専用ＩＣ１２に出力する（ステップＳ
Ｔ１）。

【００４７】このようにして、マイコン１１から各種の
信号が出力されると、専用ＩＣ１２の受信手段１８がこ
れらの信号を受信し、専用ＩＣ１２の認識手段１９等
が、これらの信号に基づく処理を実行するが、図８の場
合、指定信号ＣＡの信号レベルが“Ｌ”レベルで、転送
方向信号Ｗの信号レベルが“Ｈ”レベルであるので、認
識手段１９は、通常のアクセス方式によるデータの書み
込み処理であると判断する（ステップＳＴ２，ＳＴ４，
ＳＴ１３）。

【００４８】従って、この場合には、マイコン１１から
データＤ７〜Ｄ０がバス１３のデータバスに出力される
と、専用ＩＣ１２のデータ書き込み手段２０は、通常の
アクセス方式を用いてバス１３のデータバスからデータ
Ｄ７〜Ｄ０を読み込むとともにステップＳＴ１４）、図
９に示す一般的なデータ書き込み方式を用いて書き込み
アドレスＡ１５〜Ａ０にデータＤ７〜Ｄ０を書き込む処
理を実行する（ステップＳＴ１５）。

【００４９】そして、専用ＩＣ１２の送信手段２１は、
データ書き込み手段２０がデータＤ７〜Ｄ０の書き込み
を完了すると、その旨をマイコン１１に知らせるため、
ＡＣＫ信号（“Ｈ”レベルの信号）をマイコン１１に送
信する（ステップＳＴ１６）。図８の例では、“Ｂ”の
サイクルで書き込みを完了するので、“Ｃ”サイクルで
ＡＣＫ信号を送信している。

【００５０】これにより、マイコン１１は、データＤ７
〜Ｄ０の書き込み処理が終了したことを認識し、バス１
３のデータバスに対するデータＤ７〜Ｄ０の出力を終了
する。なお、マイコン１１は、専用ＩＣ１２がデータＤ
７〜Ｄ０の書き込みを完了すると、専用ＩＣ１２からＡ
ＣＫ信号が送信されてくるので、データのアクセス対象
の相違に伴って、データの書き込み時間が相違しても、
アクセス対象を意識せずに、適切なタイミングでデータ
を書き込むことができ、マイコン１１の汎用性を担保す
ることができる。

【００５１】次に、マイコン１１がＤＲＡＭ２等にデー
タＤ７〜Ｄ０を書き込む際、連続アクセス方式を用いて
データＤ７〜Ｄ０をバス１３に出力する必要がある場
合、即ち、高速にデータを書き込む必要がある場合に
は、マイコン１１は、クロック信号φの１サイクル期間
中（図１１の場合では、“Ａ”のサイクル）、アクセス
要求信号ＲＥＱを専用ＩＣ１２に出力する（ステップＳ
Ｔ１）。また、マイコン１１は、アクセス要求信号ＲＥ
Ｑと同時に、アクセス方式を指定する指定信号ＣＡ，デ
ータ量信号ＱＤ，転送方向信号Ｗおよび書き込みアドレ
スＡ１５〜Ａ０を専用ＩＣ１２に出力する（ステップＳ
Ｔ１）。

【００５２】このようにして、マイコン１１から各種の
信号が出力されると、専用ＩＣ１２の受信手段１８がこ
れらの信号を受信し、専用ＩＣ１２の認識手段１９等
が、これらの信号に基づく処理を実行するが、図１１の
場合、指定信号ＣＡおよび転送方向信号Ｗの信号レベル
がいずれも“Ｈ”レベルであるので、認識手段１９は、
連続アクセス方式によるデータの書み込み処理であると
判断する（ステップＳＴ２，ＳＴ４，ＳＴ１７）。

【００５３】従って、この場合には、マイコン１１から
データＤ７〜Ｄ０がバス１３のデータバスに出力される
と、専用ＩＣ１２のデータ書き込み手段２０は、連続ア
クセス方式を用いてバス１３のデータバスからデータＤ
７〜Ｄ０を読み込むとともに（ステップＳＴ１８）、図
１０に示すファーストページモードによるデータ書き込
み方式を用いて書き込みアドレスＡ１５〜Ａ０にデータ
Ｄ７〜Ｄ０を書き込む処理を実行する（ステップＳＴ１
９）。

【００５４】即ち、マイコン１１が、図１１に示すよう
に、４つのデータを出力する場合には、その４つのデー
タを連続的にバス１３のデータバスに出力する。これに
より、専用ＩＣ１２のデータ書き込み手段２０は、バス
１３のデータバスから連続して４回、データＤ７〜Ｄ０
を読み込み、マイコン１１とのデータアクセスを終了す
る。なお、マイコン１１は、１回、アクセス要求信号Ｒ
ＥＱ等を出力するだけで、４つのデータを専用ＩＣ１２
に転送することができるので、通常のアクセス方式に比
べて短時間でデータを転送することができる（４つのデ
ータを転送するには、通常のアクセス方式の場合、１２
クロック（＝３クロック×４）の時間を必要とするのに
対し、例えば図１１の連続アクセス方式の場合、９クロ
ックの時間で足りる。

【００５５】そして、専用ＩＣ１２の送信手段２１は、
データ書き込み手段２０がデータＤ７〜Ｄ０の書き込み
を完了すると、その旨をマイコン１１に知らせるため、
ＡＣＫ信号（“Ｈ”レベルの信号）をマイコン１１に送
信する（ステップＳＴ２０）。図１１の例では、“Ｈ”
のサイクルで書き込みを完了するので、“１”サイクル
でＡＣＫ信号を送信している。これにより、マイコン１
１は、データＤ７〜Ｄ０の書き込み処理が終了したこと
を認識し、バス１３のデータバスに対するデータＤ７〜
Ｄ０の出力を終了する。

【００５６】以上で明らかなように、この実施の形態２
によれば、マイコン１１からデータＤ７〜Ｄ０が出力さ
れると、認識手段１９により認識されたアクセス方式に
したがって当該データを受信するとともに、受信手段１
８により受信された書き込みアドレスＡ１５〜Ａ０に当
該データを書き込むようにしたので、バス幅を拡大する
等のコストの増加を招く手段を施すことなく、しかもマ
イコン１１の汎用性を損わずに、マイコン１１が高速に
データを送信することができる効果を奏する。

【００５７】実施の形態３．上記実施の形態１および実
施の形態２では、各信号ごとに独立した信号線を備える
バス１３を示したが、図１２に示すように、バス１３を
構成する各種信号線の一部を共用化し、共用化する信号
線を時分割方式で使用するようにしてもよい。即ち、ア
ドレスＡ７〜Ａ２の信号線とデータＤ７〜Ｄ２の信号線
を共用化するとともに、アドレスＡ１の信号線とデータ
量信号ＱＤの信号線とデータＤ１の信号線とを共用化
し、さらに、指定信号ＣＡの信号線とデータＤ０の信号
線を共用化する。

【００５８】なお、これらの信号線を共用化するに際
し、Ａ７／Ｄ７〜Ａ２／Ｄ２の信号線は、アクセス要求
信号ＲＥＱの信号レベルが“Ｈ”レベルの期間では、ア
ドレスＡ７〜Ａ２の信号線として利用し、“Ｌ”レベル
の期間では、データＤ７〜Ｄ２の信号線として利用す
る。同様に、Ａ１／ＱＤ／Ｄ１の信号線は、アクセス要
求信号ＲＥＱの信号レベルが“Ｈ”レベルの期間では、
指定信号ＣＡの信号レベルが“Ｌ”レベルのときアドレ
スＡ１の信号線として利用し、指定信号ＣＡの信号レベ
ルが“Ｈ”レベルのときデータ量信号ＱＤの信号線とし
て利用し、アクセス要求信号ＲＥＱの信号レベルが
“Ｌ”レベルの期間では、データＤ１の信号線として利
用する。また、ＣＡ／Ｄ０の信号線は、アクセス要求信
号ＲＥＱの信号レベルがＨレベルの期間では、指定信号
ＣＡの信号線として利用し、“Ｌ”レベルの期間では、
データＤ０の信号線として利用する。

【００５９】ただし、図１２の場合、アドレスＡ０の信
号線が削除されているため、データのアクセスは偶数境
界からのアクセスしか許可されない。また、指定信号Ｃ
Ａの信号レベルが“Ｈ”レベルのときは（連続アクセス
方式を採用時）、アドレスＡ１も出力されないので、連
続アクセスの開始番地は、Ａ１＝Ａ０＝０の番地以外は
許されないという制約が生じる。しかしながら、バス１
３を構成する信号線の本数は、図１の場合は２９本であ
るのに対し、図１２の場合は２０本に減少する効果が得
られる。因みに、図１３は連続アクセス方式を用いてデ
ータの読み込み処理を行った場合の各種信号のタイミン
グを示すタイミングチャートである。

【００６０】実施の形態４．上記実施の形態では、図１
または図１２を用いてバス１３の構成を示したが、これ
に限るものではなく、また、信号の種類等についてもこ
れに限るものではない。

【００６１】実施の形態５．この実施の形態５では、前
記実施の形態１から実施の形態４において説明したデー
タアクセス装置およびデータアクセス方法をＨＤＤに適
用した場合について具体的に説明する。制御を行うＨＤ
Ｃおよび当該ＨＤＣに接続されるＭＣＵを有するＨＤＤ
として具体化されており、前記ＨＤＣと前記ＭＣＵをク
ロック同期的に動作させ、前記ＭＣＵからの一度のアク
セス要求コマンドにより前記ＨＤＣとの複数回のデータ
入出力を、前記ＨＤＣの管理資源アクセス状況より生成
される応答ステイタスに応じて各回ごとに任意のアクセ
ス時間で、連続的、離散的、あるいは、連続離散混合的
に行う。

【００６２】このため、前記ＨＤＣと前記ＭＣＵが独立
のＩＣの場合に、高いクロック周波数において同期的に
動作するようにフィードバック的に前記ＨＤＣから前記
ＭＣＵにクロック供給が行われる。また、アクセス開始
時にクロックに同期して前記ＭＣＵから要求信号が出力
されるコマンドステートがあり、当該ステートにおいて
前記ＭＣＵからアクセス対象のアドレス信号と、ＭＣＵ
アクセスが読み出しか書き込みかを示すライト識別信号
と、前記ＭＣＵが一度に実行しようとするデータ転送量
を示すアクセス回数信号などのアクセスコマンド情報が
出力される。

【００６３】ＭＣＵライトの場合には、コマンドステー
トから、あるいは、これに続くステートから前記ＭＣＵ
は第１データ出力状態となりデータ信号線にデータが送
出される。前記ＨＤＣがデータを受け取るステートにお
いてクロックに同期した応答ステイタス信号が前記ＨＤ
Ｃから出力され、このステートの終わりまでライトデー
タ出力状態は維持される。アクセス回数が２以上の場
合、前記ＭＣＵは第１応答ステイタス信号に続くステー
卜から第２データ出力状態となり、以降同様にアクセス
回数信号で示した数だけ処理を繰り返す。

【００６４】前記ＭＣＵがリードアクセスを行う場合
は、コマンドステートから、あるいは、これに続くステ
ートから前記ＭＣＵは第１データ入力状態となる。前記
ＨＤＣのデータ送出ステートでクロックに同期した応答
ステイタス信号が前記ＨＤＣから出力され、前記ＭＣＵ
はこれを受けてデータ信号線からデータを取り込む。ア
クセス回数が２以上の場合、前記ＭＣＵは第１応答信号
に続くステートから第２データ入力状態となり、以降、
同様にアクセス回数信号で示される数だけ処理を繰り返
す。

【００６５】前記ＨＤＣは、コマンドステートにおいて
前記ＭＣＵから出力されるアドレス信号とライト識別信
号とアクセス回数信号とを要求信号を用いて保持するレ
ジスタを有し、当該レジスタの保持情報をもとに直ちに
ＨＤＣ管理資源へのアクセス要求を発行する。アドレス
信号を保持するレジスタには加算回路が付加されており
カウントアップする機能を有する。

【００６６】前記ＨＤＣは、ＭＣＵアクセス処理とＨＤ
Ｃ管理資源アクセス処理のデータ転送速度差の整合をと
るための複数ワードからなるリング状先入れ先出しデー
タレジスタ（以下、ＦＩＦＯという）を有する。ＭＣＵ
ライトの場合は前記ＦＩＦＯに空きがある間、１回のア
クセスごとに前記ＨＤＣは応答ステイタス信号を前記Ｍ
ＣＵに出力して、ＭＣＵ送出データをデータ信号線から
前記ＦＩＦＯに取り込む。前記ＦＩＦＯ上に有効データ
がある間、ＨＤＣ管理費源のデータ受け取り状況に応じ
て前記ＦＩＦＯからアドレスレジスタの示す資源にデー
タを書き込み、１回のデータ書き込み完了ごとにアドレ
スレジスタのカウントアップが行われる。応答ステイタ
ス信号は合計でアクセス回数だけ出力されるが、最後の
一回は資源へのデータ書き込み完了時に送出される。

【００６７】ＭＣＵリードの場合は、アクセス回数だけ
アドレスレジスタの示す資源から前記ＦＩＦＯにデータ
を読み出し、１回のデータ読み出し完了ごとにアドレス
レジスタのカウントアップが行われる。前記ＦＩＦＯ上
に有効データがある間、１回のデータ転送ごとに応答ス
テイタス信号を前記ＭＣＵへ出力してデータを前記ＦＩ
ＦＯからデータ信号線に送出し前記ＭＣＵに引き渡す。

【００６８】図１４は、この発明のデータアクセス装置
およびデータアクセス方法が適用された実施の形態５の
ＨＤＤ３１の構成を示すブロック図である。図におい
て、３２はハードディスクなどのディスクメディア、３
３はＭＣＵ、３４はＨＤＣ、３６はＤＲＡＭにより構成
されたセクタバッファである。３５はホストコンピュー
タである。ＭＣＵ３３には、中央処理装置（以下、ＣＰ
Ｕという）３３ａ、ＣＰＵ３３ａへのデータ転送を制御
するバスインタフェースユニット（以下、ＢＩＵとい
う）（制御手段）３３ｂを中心として、読み出し用メモ
リ（以下、ＲＯＭという）３３ｃ、書き込み可能メモリ
（以下、ＲＡＭという）３３ｄ、タイマ３３ｅ、シリア
ルＩＯ（以下、ＳＩＯという）３３ｆ，３３ｉ、パラレ
ルポート３３ｇ、ＡＤＣ３３ｈ、割り込み制御回路３３
ｊ、外部インタフェース制御回路３３ｋが配置されてい
る。４１はヘッド駆動用モータとメディア回転用モータ
の制御を行う制御回路、４２はヘッド用増幅器でありチ
ャネルに接続されている。４３は前記チャネルであり、
磁気記録適合信号とＨＤＣ３４で使用するディジタル信
号との変換を行う変換用ＩＣから構成されており、ＭＣ
Ｕ３３のＡＤＣ３３ｈとＨＤＣ３４のサーボ制御回路に
接続されている。

【００６９】ＨＤＣ３４には、クロック発生回路３４
ａ、クロック分配回路（クロック同期手段）３４ｂ、Ｍ
ＣＵインタフェースコマンド制御回路（制御手段）３４
ｃ、ＦＩＦＯ３４ｄ，３４ｋ，３４ｍ、アドレスレジス
タ３４ｅ、セクタバッファ制御回路３４ｆ、サーボ制御
回路３４ｇ、レジスタ回路３４ｈ、ディスクメディア制
御回路３４ｉ、ホスト制御回路３４ｊなどが配置されて
いる。なお、３４ｓはＭＣＵインタフェース制御回路を
示す。

【００７０】図１５は、図１４に示したＭＣＵインタフ
ェース制御回路３４ｓの構成を示すブロック図である。
図において３４ｔはラッチ回路（ＡＤＬ）、３４ｕはラ
ッチ回路（ＱＬ）、３４ｖはラッチ回路（ＣＡＬ）、３
４ｗはラッチ回路（ＷＨＬ）、３４ｘはラッチ回路（Ｗ
ＬＬ）である。

【００７１】図１６は図１４におけるＭＣＵ３３のＣＰ
Ｕ３３ａ、ＢＩＵ３３ｂおよび外部インタフェース制御
回路３３ｋの構成を示すブロック図である。図１６にお
いて５１はアドレス発生回路、５２はデータキュー、５
３は命令キュー、５４はバスサイクルの起動制御回路、
５５はフェッチおよびデータリード／ライト制御回路、
５６は外部アクセス制御信号発生回路、５７はＨＤＣ３
４から供給されたＣＬＫおよびＣＬＫＥＮからＭＣＵ３
３のクロックφを生成するクロック発生回路（クロック
同期手段）である。

【００７２】次に動作について説明する。先ず、ＨＤＣ
側の動作について説明する。図１４に示す制御回路４１
は、ＳＩＯ３３ｆによりＭＣＵ３３と接続されヘッド駆
動用モータとメディア回転用モータの制御を行う。ヘッ
ド用増幅器４２は、チャネル４３に接続され、ＭＣＵ３
３のパラレルポート３３ｇから制御される。チャネル４
３は磁気記録適合信号とＨＤＣ３４で使用するディジタ
ル信号との変換を行い、ＨＤＣ３４のディスクメディア
制御回路３４ｉと接続されてデータ転送を行う。へッド
位置制御のためのサーボ情報の生成もチャネル４３で行
われる。チャネル制御はＭＣＵ３３のＳＩＯ３３ｉによ
って行われる。

【００７３】セクタバッファ３６のＤＲＡＭの制御はセ
クタバッファ制御回路３４ｆによって行われる。４０Ｍ
Ｈｚのクロックではぺージモードの周期は２５ｎｓにな
り、ＤＲＡＭ読み出し時のタイミング制限が非常に厳し
くなる。この実施の形態５ではＤＲＡＭに送出したＲＡ
Ｓ、ＣＡＳＵ、ＣＡＳＬ信号出力を入力回路３４ｐ，３
４ｑを介してＨＤＣ３４にフィードバックし、それらの
信号の変化点を利用して入出力回路の遅延時間バラツキ
を補正してデータのラッチを行うように構成されてい
る。ＭＣＵ３３内部ではＢＩＵ３３ｂとＲＯＭ３３ｃ、
ＲＡＭ３３ｄ間は２０ビットのアドレス出力信号線と３
２ビットプログラム入力信号線と１６ビットのデータ出
力信号線・入力信号線とが独立に設定されているが、Ｍ
ＣＵ３３外部に対しては信号ピン数の制限からアドレス
とデータが共用、かつ、データ入出力共用となってお
り、このための外部インタフェース制御回路３３ｋが設
けられている。

【００７４】ＣＬＫはＨＤＣ３４からＭＣＵ３３に送出
されるクロックでありＨＤＣ３４内のクロック発生回路
３４ａで生成される。ＣＬＫＥＮはその変化点がＣＬＫ
の低レベルの間に来るようにＣＬＫを分周したマーカ信
号であり、同様にＨＤＣ３４で生成されてＭＣＵ３３に
送出される。ＨＤＣ３４内のＣＬＫ、ＣＬＫＥＮ出力回
路には外からの入力回路が付加されており、ＭＣＵ３３
に送られたクロックが同時にＨＤＣ３４にフィードバッ
クされてＨＤＣ内部回路の基準クロックとしてクロック
分配回路３４ｂにより分配される。ＨＤＣ３４とＭＣＵ
３３においてクロック入力回路、クロック分配回路を遅
延時間に大きな差がない形で設定することにより、ＨＤ
Ｃ３４とＭＣＵ３３間のＣＬＫ接続線を基準点として考
えた場合にそれぞれのチップ内部のクロックタイミング
を合わせることが可能になりインタフェース信号の同期
化が実現される。

【００７５】ここで使用するＭＣＵ３３の基本サイクル
は２クロック分（５０ｎｓ）であり、ＣＬＫＥＮは基本
サイクルに対応するＣＬＫをＨＤＣ３４とＭＣＵ３３双
方で識別するために利用される。ＣＬＫＥＮが高レベル
の所のＣＬＫ立ち上がり点、もしくは、ＣＬＫＥＮが低
レベルの所のＣＬＫ立ち上がり点が同期点であり、すべ
てのインタフェース信号はこの点より少し遅れて変化す
る。

【００７６】図１７は、ＭＣＵ３３とＨＤＣ３４間のイ
ンタフェース信号の１ワードアクセスの例を示すタイミ
ングチャートである。ＲＥＱはＭＣＵ３３からの要求信
号でありコマンド送出とＭＣＵ３３のアクセス開始を示
す。同一サイクルにおいて上位・下位別バイトライト識
別信号（ＷＨ、ＷＬ）とアクセスアドレス（Ａ１９〜１
６、ＡＤ１５〜０２）と連続アクセス信号（ＡＤ０
０）、連続アクセス回数（ＡＤ０１）などのコマンド情
報が出力される。連続アクセス信号は１回の要求信号で
２ワード以上データアクセスを行う場合に出力され、図
１８に示すような処理が行われる。また、前記上位・下
位別バイトライト識別信号による処理内容は図１９に示
すようになる。リードの場合はバイトの区別はなく、Ｍ
ＣＵ３３の内部処理で入れ替え・読み捨てが行われる。
連続アクセス時はライト・リードとも常にワード処理と
なる。アドレスは１Ｍバイトまで直接指定可能である。
ＭＣＵライトの場合は、ＲＥＱの次のサイクルでライト
データがバス（ＡＤ１５〜００）に送出される。同じサ
イクルで応答ステイタス信号（ＡＣＫ）がＨＤＣ３４か
ら出力されアクセスが完了する。ＭＣＵリードの場合に
もＲＥＱの次のサイクルでＡＣＫがＨＤＣ３４から出力
されるが、転送方向切り替えに伴う信号の衝突を回避す
るため、ＨＤＣ３４は半サイクルおいてデータの出力を
行う。ＭＣＵ３３は１サイクル後にデータの取り込みを
行なって半サイクル後にアクセスを完了する。このよう
に処理のステートとサイクルは必ずしも一致しないがす
べてクロックに同期して行われる。

【００７７】ＡＣＫを出力するタイミングはＨＤＣ３４
の処理状態によって定まり、複数サイクルにわたってＭ
ＣＵアクセス時間を延長することが可能である。ＭＣＵ
３３−ＨＤＣ３４間でクロック同期がとれているため、
ＨＤＣ３４上のレジスタのように短時間でアクセス可能
な資源についてはＡＣＫの遅れなしに短時間で転送が可
能となる。連続アクセスの場合には、最初にＲＥＱサイ
クルで先頭アドレスがＭＣＵ３３から出力されるが、後
続のアドレスはＨＤＣ３４内で加算回路によりカウント
アップされて生成される。この実施の形態５では２ワー
ドの場合と４ワードの場合があり得るがＡＣＫを返すタ
イミングはＨＤＣ３４の処理状態により１ワードごと、
連続的にも離散的にも、また、これらの混合にも設定す
ることが可能である。

【００７８】ここでＭＣＵ側の動作について説明する。
ＭＣＵ３３は処理内容に応じて要求する連続アクセス数
を決定する。例えば、１６ビットのリード命令実行時は
１ワード、３２ビットのライト命令実行時は２ワード、
命令の取り込み（ＩＮＳＴＲＵＣＴＩＯＮ ＦＥＴＣ
Ｈ）では４ワードといったように最も効率のよいワード
数がリクエストの都度、選択され、ＢＩＵ３３ｂ、外部
インタフェース制御回路３３ｋにより処理が行われる。
連続ライトアクセスの場合のＭＣＵ３３とＨＤＣ３４と
のインタフェース信号例を図２０に示す。

【００７９】図１６において、ＭＣＵ３３ではＨＤＣ３
４から入力されたＣＬＫおよびＣＬＫＥＮをもとにクロ
ック発生回路５７でクロックφを生成する。ＭＣＵ３３
の内部はすべてこのクロックφを基準として動作する。
ＢＩＵ３３ｂが実行するバスサイクル（バスを介して他
のデバイスあるいは同一チップ内の他の回路ブロックか
らデータを読み出す動作、または他のデバイスあるいは
同一チップ内の他の回路ブロックにデータを書き込む動
作）はデータアクセスとコードアクセスに大別される。
さらにＢＩＵ３３ｂが実行する先頭番地の位置（バイト
境界＝奇数番地、ワード境界＝偶数番地、ダブルワード
境界＝アドレスの最下位２ビットが“０”の番地）、読
み書きするデータまたはコードの長さ（バイト＝８ビッ
ト、ワード＝１６ビット、ダブルワード＝３２ビット、
クワッドワード＝６４ビット等）、アクセス方式（通常
アクセスと連続アクセス）、データアクセスの場合リー
ドまたはライトの別、コードアクセスの場合プログラム
分岐時とシーケンシャルなアクセスの別等によって以下
のように細分化される。 （１）データアクセス （１−１）バイト長／ワード境界／通常アクセス／リー
ドまたはライト （１−２）バイト長／バイト境界／通常アクセス／リー
ドまたはライト （１−３）ワード長／ワード境界／通常アクセス／リー
ドまたはライト （１−４）ワード長／バイト境界／通常アクセス／リー
ドまたはライト （１−５）ダブルワード長／ダブルワード境界／連続ア
クセス／リードまたはライト （１−６）ダブルワード長／ワード境界／通常アクセス
／リードまたはライト （１−７）ダブルワード長／バイト境界／通常アクセス
／リードまたはライト （２）コードアクセス （２−１）ダブルワード長／ダブルワード境界／連続ア
クセス／分岐 （２−２）クワッドワード長／ダブルワード境界／連続
アクセス／シーケンシャル

【００８０】次に、バスサイクルの動作の詳細につい
て、データアクセス／ワード長／ワード境界／通常アク
セス／リードのケースについて説明する。動作タイミン
グチャートを図２１に示す。データアクセスはＣＰＵ３
３ａからＢＩＵ３３ｂへの要求信号によって発生する。
要求信号は複数の信号線からなりデータアクセス要求の
有無、リードまたはライトの区別、データ長の指定情報
を含み、図２１に示すようにクロックφの“Ｌ”の期間
から“Ｈ”の期間までの１サイクル出力される。またＣ
ＰＵ３３ａは次のクロックφの“Ｈ”期間から（ａ）の
１サイクル、リードアドレスＡＤ１９ｄ〜ＡＤ０ｄをＢ
ＩＵ３３ｂのアドレス発生回路５１に送る。ＣＰＵ３３
ａから上記要求信号を受けたＢＩＵ３３ｂのバスサイク
ルの起動制御回路５４では、要求信号をデコードしその
要求内容に応じたバスサイクル（このケースではワード
長データのリードアクセス）を起動する指示を、フェッ
チおよびデータリード／ライト制御回路５５に送る。フ
ェッチおよびデータリード／ライト制御回路５５では、
アドレス発生回路５１、データキュー５２、外部アクセ
ス制御信号発生回路５６を適宜制御し、外部インタフェ
ース用のＭＣＵ３３の各端子を図２１のタイミングチャ
ートに示すように動作させて、ＣＰＵ３３ａから指定さ
れた番地から指定されたデータ長のデータを読み出す。
アクセス方式については、フェッチおよびデータリード
／ライト制御回路５５がアクセス条件に基づいて通常ア
クセスか連続アクセスのいずれかを選択する。このケー
スでは通常アクセスが選択される。

【００８１】外部インタフェース用のＭＣＵ３３の各端
子を図２１のタイミングで動作させる際の各回路ブロッ
クの動作をさらに詳細に説明する。アドレス発生回路５
１では、図２１の（ａ）のサイクルでＣＰＵ３３ａから
送られてきたアドレス信号ＡＤ１９ｄ〜ＡＤ０ｄ（読み
出すデータの先頭番地）をそのままＡ１９〜Ａ０信号と
して出力する。このうちＡ１９〜Ａ１１信号は、Ａ１９
〜Ａ１６、ＡＤ１５〜ＡＤ０１端子から出力され、ＨＤ
Ｃ３４へのアクセスアドレスとして送られる。リードア
クセスはすべてワード境界（偶数番地）からのワードア
クセスとして処理されるため、アドレスの最下位ビット
（Ａ０）は端子から外部へ出力する必要がない。バイト
データのリードアクセスあるいはバイト境界からのワー
ドアクセスの処理方法については後述する。外部アクセ
ス制御信号発生回路５６では、アドレス出力と同一の
（ａ）のサイクルでＲＥＱ信号を“Ｈ”レベルにして、
ＨＤＣ３４にアクセスをスタートすることを知らせる。

【００８２】このケースではリードアクセスであるため
図１９に示すようにＷＨ，ＷＬ信号は“Ｌ”レベルであ
る。ＨＤＣ３４はＷＨ，ＷＬ信号が共に“Ｌ”レベルで
あることからリードアクセスであることを知る。また、
このケースでは通常アクセスが選択されるため外部アク
セス制御信号発生回路５６から出力されるＣＡおよびＱ
／Ｄ信号は“Ｌ”レベルであり、ＣＡ信号はＡＤ００端
子から出力されてＨＤＣ３４に対して通常アクセスであ
ることを知らせる。以上のようにこの（ａ）のサイクル
では、ＭＣＵ３３からＨＤＣ３４に対してアクセス条件
とアクセスアドレスが送られる。

【００８３】次の（ｂ）のサイクルでは、ＭＣＵ３３が
ＨＤＣ３４からの応答信号ＡＣＫを待つウエイトサイク
ルである。（ｂ）のサイクルではＡ１９〜Ａ１６，ＡＤ
１５〜ＡＤ００端子はハイ・インピーダンス状態にな
り、ＲＥＱ，ＷＨ，ＷＬの各信号は“Ｌ”レベルとな
る。ＨＤＣ３４は次の（ｃ）のサイクルにリードデータ
をＭＣＵ３３に返せる場合、（ｂ）のサイクルでＡＣＫ
信号を“Ｈ”レベルにしてＭＣＵ３３に知らせる。ＡＣ
Ｋ信号はＭＣＵ３３のフェッチおよびデータリード／ラ
イト制御回路５５に送られる。フェッチおよびデータリ
ード／ライト制御回路５５では、（ｂ）のサイクルでＡ
ＣＨ信号が“Ｈ”レベルであれば制御を次の（ｃ）のサ
イクルに進めるが、“Ｌ”レベルの場合は（ｂ）のサイ
クルをもう１サイクル継続する。従って、ＨＤＣ３４は
指定されたデータの読み出しに時間がかかる場合は、Ａ
ＣＫ信号を返すタイミングを遅らせれば、ＭＣＵ３３と
のインタフェースの同期を保つことができる。

【００８４】ＨＤＣ３４はＡＣＫ信号に“Ｈ”レベルを
返した場合、次の（ｃ）のサイクルのクロックφの立ち
下がりエッジまでにＡＤ１５〜ＡＤ００端子にリードデ
ータを返す。ＭＣＵ３３はこのクロックφの立ち下がり
エッジでＡＤ１５〜ＡＤ００端子からリードデータを取
り込む。リードデータはＤ１５〜Ｄ０信号線を通ってデ
ータキュー５２に一旦蓄えられ直ちに（ｃ）のサイクル
のクロックφの“Ｌ”期間にＣＰＵ３３ａに送られ、デ
ータリードは完了する。

【００８５】次に、ワード境界からのワード長データの
ライトアクセスについて説明する。タイミングチャート
を図２２に示す。リードの場合と同様に上記アクセス条
件を示す要求信号がＣＰＵ３３ａからバスサイクルの起
動制御回路５４に送られ、さらにこの起動制御回路から
の指示によりフェッチおよびデータリード／ライト制御
回路５５で上記ライトアクセスのバスサイクルが実行さ
れる。アドレス発生回路では（ａ）のサイクルでＣＰＵ
から送られてきたライトアドレスＡＤ１９ｄ〜ＡＤ０ｄ
をＡ１９〜Ａ０信号として出力する。このうちＡ１９〜
Ａ１信号がＡ１９〜Ａ１６、ＡＤ１５〜ＡＤ０１端子か
らアドレス信号として外部に出力される。書き込むデー
タがバイト長かワード長かの指示は後述するＷＨ，ＷＬ
信号によって行われるため、アドレスの最下位ビットＡ
０は外部に出力する必要がない。（ａ）のサイクルのク
ロックφの“Ｌ”期間にさらにＣＰＵ３３ａからライト
データがＤ１５ｄ〜Ｄ０ｄに出力され、ライトデータは
一旦データキュー５２に蓄えられる。外部アクセス制御
信号発生回路５６では（ａ）のサイクルで、ＲＥＱ信号
を“Ｈ”レベルにするとともに、ＷＨ，ＷＬ信号を共に
“Ｈ”レベルにしてワード長データのライトアクセスで
あることをＨＤＣ３４に知らせる。ＷＨ，ＷＬ信号はラ
イトを指示する信号で、ＷＬが“Ｈ”レベルのときに送
出したアドレスの偶数番地側（Ａ１９〜Ａ１６，ＡＤＩ
５〜ＡＤ０１，０番地）にデータの下位バイト、すなわ
ち次の（ｂ）のサイクルでＡＤ７〜ＡＤ００端子に出力
されるデータを書き込むことを指示し、ＷＨが“Ｈ”レ
ベルのとき送出したアドレスの奇数番地側（Ａ１９〜Ａ
１６，ＡＤ１５〜ＡＤ０１，１番地）にデータの上位バ
イト、すなわち次の（ｂ）のサイクルでＡＤ１５〜ＡＤ
８端子に出力されるデータを書き込むことを指示する。

【００８６】従って、ワード長のデータを書き込む場合
はＷＨ，ＷＬ信号が共に“Ｈ”レベルになる。また、こ
のケースも通常アクセスであるため、ＣＡ，Ｑ／Ｄ信号
は“Ｌ”レベルでありＣＡ信号はＡＤ００端子から出力
される。次に（ｂ）のサイクルでは、先にデータキュー
５２に蓄えられたライトデータがＡＤ１５〜ＡＤ００端
子に出力される。ＨＤＣ３４はこのサイクルでライトデ
ータを受け取り書き込みを完了できる場合は、このサイ
クルでＡＣＫ信号を“Ｈ”レベルにしてＭＣＵ３３に知
らせる。ＭＣＵ３３はＡＣＫ信号の“Ｈ”レベルを受け
取るとこのサイクルでデータのライトアクセスを終了す
る。一方、ＨＤＣ３４がライトデータを受け取り書き込
みを完了するためにさらにサイクルを必要とする場合
は、ＡＣＫ信号を返すタイミングを遅らせる。ＭＣＵ３
３のフェッチおよびデータリード／ライト制御回路５５
では、ＡＣＫ信号に“Ｈ”レベルが返されるまで（ｂ）
のサイクルを反復継続し、ＡＤ１５〜ＡＤ００端子にラ
イトデータの出力を継続する。

【００８７】ワード境界からのバイトデータのリードア
クセスは、図２１と同じタイミングでワードデータのリ
ードアクセスとして実行され、データキュー５２に取り
込まれたワードデータの内の下位のバイトデータのみが
ＣＰＵ３３ａに送られる。バイト境界からのバイトデー
タのリードアクセスは、アドレス出力時に指定されたア
クセスアドレスの一番地手前（Ａ１９〜Ａ１６，ＡＤ１
５〜ＡＤ０１，０番地）のワード境界からのワードデー
タのリードアクセスに変換され、図２１と同じタイミン
グで実行される。データキュー５２に取り込まれたワー
ドデータの内上位のバイトデータだけがＣＰＵ３３ａに
送られる。

【００８８】バイト境界からのワードリードは図２３に
示すように指定されたアドレスより一番地手前（ＡＤ１
９ｄ〜ＡＤ１ｄ，０番地）のワード境界からのワードリ
ードと、指定されたアドレスより一番地後の（ＡＤ１９
ｄ〜ＡＤ０ｄ＋１番地）ワード境界からのワードリード
の２回に分けて実行される。アドレス発生回路５１には
加算器とデータアドレスレジスタが設けられており、
（ａ）のサイクルではＣＰＵ３３ａから送られてきたラ
イトアドレスＡＤ１９ｄ〜ＡＤ０ｄに対して＋１インク
リメントが実行され、その結果がデータアドレスレジス
タへ保存される。（ｄ）のサイクルからスタートする２
回目のリードアドレスはこのデータアドレスレジスタか
ら出力される。読み出された２ワードのデータの先頭バ
イトと最後のバイトは捨てられ、中の１ワードだけがＣ
ＰＵ３３ａに送られる。ワード境界からのダブルワード
データの読み出しは、図２３と同様のタイミングで２回
のワードリードに分けて実行される。ただし、このケー
スでは読み出された２ワードのデータはすべてＣＰＵ３
３ａに送られる。

【００８９】バイト境界からのダブルワードデータの読
み出しは、図２４に示すように指定された番地より一番
地手前のワード境界からのワードリード、指定されたア
ドレスより一番地後のワード境界からのワードリード、
指定された番地より３番地後のワード境界からのワード
リードの３回に分けて実行される。２回目、３回目のア
クセスのアドレスはアドレス発生回路５１内の加算器と
データアドレスレジスタによって生成される。読み出さ
れた計６ワードの内、先頭と最後の各１バイトは拾てら
れ、中の２ワードがＣＰＵ３３ａに送られる。

【００９０】ワード境界からのバイトデータのライトア
クセスのタイミングを図２５に示す。ワードデータのラ
イトとの相違は（ａ）のサイクルでＷＬ信号のみが
“Ｈ”レベルになり、（ｂ）のサイクルでＡＤ７〜ＡＤ
００端子に出力されるバイトデータだけを書き込むこと
をＨＤＣ３４に指示することである。バイト境界からの
バイトデータのライトアクセスは、図２５のタイミング
と同様で（ａ）のサイクルでＷＨ信号のみが“Ｈ”レベ
ルになり、（ｂ）のサイクルでＡＤ１５〜ＡＤ８端子に
出力されるバイトデータだけを書き込むことをＨＤＣ３
４に指示する。バイト境界からのワードデータのライト
アクセスは図２６に示すようにバイト境界からのバイト
データのライトアクセスと指定されたバイト境界＋１番
地のワード境界からのバイトデータのライトアクセスの
２回に分けて実行される。ワード境界からのダブルワー
ドデータのライトアクセスは、図２７に示すように指定
されたワード境界からのワードデータライトと指定され
たワード境界＋２番地の次のワード境界からのワードデ
ータライトの２回に分けて実行される。バイト境界から
のダブルワードデータのライトアクセスは図２８に示す
ように指定されたバイト境界からのバイトデータのライ
トアクセス、指定されたバイト境界＋１番地のワード境
界からのワードデータのライトアクセス、指定されたバ
イト境界＋３番地のワード境界からのバイトデータのラ
イトアクセスの３回に分けて実行される。

【００９１】以上、データアクセスについて通常アクセ
スで処理されるケースすべてについてその動作を説明し
た。連続アクセスとは、ＭＣＵ３３からの１回のアドレ
ス送出に対して１回のデータのリードあるいはライトを
行う方式である。例えばこの実施の形態５では、ＭＣＵ
３３とＨＤＣ３４間でデータをやり取りする信号線はＡ
Ｄ１５〜ＡＤ００の１６本であるため、通常アクセスの
１回でやり取りできるデータはバイト長あるいはワード
長になる。従って、先に説明したようにバイト境界から
のワードアクセスあるいはバイト／ワード境界からのダ
ブルワードアクセスは、２、３回のアドレス送出による
複数回のバスサイクルに分割されて実行される。

【００９２】この実施の形態５におけるＭＣＵ３３で
は、連続するアドレスに配置される長いデータを従来の
通常アクセスよりも効率的にリード／ライトするアクセ
ス方式として連続アクセスが提供される。連続アクセス
とは、データの先頭が配置されるアドレス境界がある特
定の条件（例えばダブルワード境界にある）を満たす場
合に、１回のアドレス送出に対して、指定される複数回
のデータのリード／ライトサイクルを実行するものであ
る。

【００９３】次に、ダブルワード境界からのダブルワー
ドデータのリードアクセスを例にして連続アクセス方式
の動作を説明する。タイミングチャートを図２９に示
す。通常アクセスと同様に、アクセス条件を示す要求信
号がＣＰＵ３３ａからバスサイクルの起動制御回路５４
に送られ、フェッチおよびデータリード／ライト制御回
路５５でダブルワードデータのリードアクセスが実行さ
れる。アドレス発生回路５１では（ａ）のサイクルでＣ
ＰＵ３３ａから送られてきたアドレスをＡ１９〜Ａ０と
して外部インタフェース制御回路３３ｋに送る。このア
ドレス信号の最下位２ビットＡ１，Ａ０は、フェッチお
よびデータリード／ライト制御回路５５にも送られる。
フェッチおよびデータリード／ライト制御回路５５では
このアドレス情報と先のＣＰＵ３３ａからのアクセス条
件に基づいたバスサイクルの起動指示から、アクセスが
ダブルワード境界からのダブルワードデータのリードア
クセスであることを知り、アクセス方式が連続アクセス
であるという判断をして、外部アクセス制御信号発生回
路５６に伝える。外部アクセス制御信号発生回路５６で
は、通常アクセスと同様に（ａ）のサイクルでＲＥＱ信
号を発生するとともに、リードアクセスであるためＷ
Ｈ，ＷＬ信号は“Ｌ”レベルのままとする。さらに、連
続アクセスであることよりＣＡ信号を（ａ）のサイクル
で“Ｈ”レベルにし、またリードデータ長がダブルワー
ドであるためＱ／Ｄ信号を“Ｌ”レベルにする。

【００９４】ＣＡ信号はアクセス方式を示す信号で
“Ｌ”レベルのとき通常アクセスを、“Ｈ”レベルのと
き連続アクセスを示す。また、Ｑ／Ｄ信号は連続アクセ
ス時に連続してやり取りするデータ長を示し、“Ｌ”レ
ベルのときダブルワード（２ワード）長を、“Ｈ”レベ
ルのときクワッドワード（４ワード）長を示す。外部イ
ンタフェース制御回路３３ｋでは、ＡＤ００端子かＣＡ
信号を出力しＨＤＣ３４に連続アクセスであることを知
らせる。また、ＣＡが“Ｈ”レベルのときはＡＤ０１端
子からはアドレス信号ＡＤ１ではなく、Ｑ／Ｄ信号を出
力しＨＤＣ３４に連続アクセスするデータ長を知らせ
る。したがって、連続アクセス時にＨＤＣ３４に送られ
るアドレス信号はＡＤ１９〜ＡＤ２になるが、連続アク
セスはダブルワード境界（Ａ１＝Ａ０＝“０”）からに
限られるため、ＭＣＵ３３から送出されなくてもよい。

【００９５】以上のように（ａ）のサイクルでＲＥＱ，
ＷＨ，ＷＬ，ＣＡ，Ｑ／Ｄ，Ａ１９〜ＡＤ２の信号をＭ
ＣＵから受け取ったＨＤＣ３４は、Ａ１９〜ＡＤ２，
０，０番地からのダブルワードの連続アクセスリードで
あることを知る。次の（ｂ）のサイクルでＭＣＵ３３は
通常アクセスと同様にＡＤ１５〜ＡＤ００端子をハイ・
インピーダンス状態に、ＲＥＱ，ＷＨ，ＷＬ端子を
“Ｌ”レベル状態にして、ＨＤＣ３４からのＡＣＫ応答
を待つ。一方、ＨＤＣ３４は次の（ｃ）のサイクルでリ
ードを要求されたダブルワードデータの下位ワード（Ａ
１９〜ＡＤ２，０，０番地および０，１番地）を返送で
きる場合、この（ｂ）のサイクルでＡＣＫ信号を“Ｈ”
レベルにして返し、（ｃ）のサイクルでリードデータを
返す。（ｃ）のサイクルてＭＣＵ３３はクロックφの立
ち下がりでＨＤＣ３４から返されたリードデータ（下位
ワード）を取り込みクロックφの“Ｌ”の期間にＣＰＵ
３３ａへ送る。と同時に次のデータ（上位ワード）に対
するＨＤＣ３４からのＡＣＫ信号を待つ。ＨＤＣ３４は
続いて（ｄ）のサイクルでダブルワードデータの上位ワ
ード（Ａ１９〜ＡＤ２，１，０番地および１，１番地）
を返送できる場合、この（ｃ）のサイクルでＡＣＫ信号
を“Ｈ”レベルにして返し、（ｄ）のサイクルでリード
データを返す。（ｄ）のサイクルでＭＣＵ３３はクロッ
クφの立ち下がりでＨＤＣ３４から返されたリードデー
タ（上位ワード）を取り込み、クロックφの“Ｌ”期間
にＣＰＵ３３ａに送る。以上の手順によって連続アクセ
スリードは完了する。ＨＤＣ３４はＡＣＫ応答を制御す
ることによって１ワード毎にリードデータを返送するタ
イミングの長短をコントロールすることができる。

【００９６】ダブルワード境界からのダブルワードデー
タの連続アクセスライトのタイミングチャートを図３０
に示す。上記連続アクセスリードの動作説明と通常アク
セスのライト動作の説明から、図３０の連続アクセスラ
イトの動作は容易に理解できるので説明を省略する。

【００９７】次にコードアクセスについて説明する。コ
ードアクセスは以下の２ケースの連続アクセスのいずれ
かで実行される。 （１）ダブルワード境界からのダブルワードのリードア
クセス（プログラム分岐時） （２）ダブルワード境界からのクワッドワードのリード
アクセス（シーケンシャルアクセス時） まず、プログラム分岐時のコードアクセス動作について
説明する。動作タイミングを図３１に示す。データアク
セスと同様にＣＰＵ３３ａからの分岐要求信号によりコ
ードアクセスは起動される。（ａ）のサイクルでアドレ
ス発生回路５１はＣＰＵ３３ａから分岐先アドレスＡＤ
１９ｄ〜ＡＤ０ｄを受け取り、これをそのままＡ１９〜
Ａ０信号として外部インタフェース制御回路３３ｋへ送
る。フェッチおよびデータリード／ライト制御回路５５
は、バスサイクルの起動制御回路５４を介してＣＰＵ３
３ａの要求がプログラム分岐時のコードリードアクセス
であることを知るため、Ａ１９〜Ａ２，０，０番地から
のダブルワードの連続アクセスリードの実行を各ブロッ
クに指示する。これにより外部アクセス制御信号発生回
路５６は、（ａ）のサイクルでＲＥＱを“Ｈ”レベル、
ＡＤ０１（ＣＡ）を“Ｈ”レベル、ＡＤ００（Ｑ／Ｄ）
とＷＨとＷＬを“Ｌ”レベルとして、ＨＤＣ３４に対し
てＡ１９〜ＡＤ２，０，０番地からダブルワードのリー
ドを指示する。以降のコード読み出しの手順はデータの
連続アクセスリードと全く同一である。

【００９８】データアクセスとの相違はＡＤ１５〜ＡＤ
００端子から１ワードずつ読み込まれたコードは、デー
タキュー５２ではなく命令キュー５３に取り込まれるこ
とである。ただし、ブログラム分岐時の分岐先アドレス
ＡＤ１９ｄ〜ＡＤ０ｄ＝Ａ１９〜Ａ０はダブルワード境
界（Ａ１，０＝“０”）とは限らず任意のアドレス境界
を指す。したがって、Ａ１，０の内容によっては読み出
されたダブルワードのコードの中には不要のコードが含
まれており、これらはＡ１，０信号をモニタしているフ
ェッチおよびデータリード／ライト制御回路５５の指示
によって、命令キュー５３に格納される時点で破棄され
る。また、アドレス発生回路５１内にはアドレス加算器
とブログラムアドレスレジスタがあり、分岐先アドレス
をもとにＡ１９〜Ａ２，０，０番地＋４番地が（ａ）の
サイクルでブログラムアドレスレジスタに保存され、以
降のシーケンシャルなコードアクセス時に使用される。
また命令キュー５３に格納されたコードは、ＣＰＵ３３
ａからの要求がある毎にＣＰＵ３３ａへ転送される。

【００９９】次に、シーケンシャルなコードリードアク
セスについて説明する。動作タイミングを図３２に示
す。ＢＩＵ３３ｂはＣＰＵ３３ａからブログラムの分岐
指示が与えられる場合以外のケースでは、データリード
／ライトがなくバスが空いている状態のときにコードリ
ードアクセスを発生させ、読み出したコードをＣＰＵ３
３ａがコードを実際に必要とする以前に命令キュー５３
に取り込んでおく。例えば、この実施の形態５では１０
バイト分のコードを蓄えられる命令キューを持ってい
る。プログラムの分岐後、次のコードアクセスの番地は
アドレス発生回路５１のプログラムアドレス発生回路に
格納されており、このアドレスは必ずダブルワード境界
を指している。バスサイクルの起動制御回路５４は、Ｃ
ＰＵ３３ａからの分岐およびデータのリード／ライトの
要求がなく、命令キュー５３に８バイト以上の空きがあ
れば、フェッチおよびデータリード／ライト発生回路に
クワッドワードのコードの連続アクセスリードを指示
し、フェッチおよびデータリード／ライト発生回路５５
はこれに応じて各回路ブロックを制御する。

【０１００】アドレス発生回路５１は、（ａ）のサイク
ルでアドレスラッチの内容をＡＤ１９〜ＡＤ０信号に出
力し外部インタフェース制御回路３３ｋに送る。このＡ
Ｄ１９〜ＡＤ０のアドレス信号はアドレス加算器で＋８
されその結果は再びアドレスラッチに保存される。外部
アクセス制御信号発生回路５６ではＲＥＱを“Ｈ”レベ
ル、ＣＡを“Ｈ”レベル、Ｑ／Ｄを“Ｈ”レベル、ＷＨ
およびＷＬを“Ｌ”レベルとして、ＨＤＣ３４に対して
ＡＤ１９〜ＡＤ２，０，０番地から４ワードの連続アク
セスリードを指示する。その後のコードの読み出し手順
は、ダブルワードの読み出しと同じで読み出しの繰り返
し回数が増えるだけで、読み出されたコードは順次命令
キュー５３に格納される。

【０１０１】次に、ＨＤＣ側の動作説明に戻り、図１５
に示すＨＤＣ３４のＭＣＵインタフェース制御回路３４
ｓの動作について説明する。レジスタ、セレクタの制御
信号はＭＣＵインタフェースコマンド制御回路３４ｃに
おいて生成される。ＲＥＱ信号によりＭＣＵ３３から送
出されたアドレス（Ａ１９〜１６、ＡＤ１５〜０１）は
ラッチ回路（ＡＤＬ）３４ｔにラッチされる。また、ラ
イト信号（ＷＨ、ＷＬ）はラッチ回路（ＷＨＬ）３４
ｗ、ラッチ回路（ＷＬＬ）３４ｘに、連続アクセス信号
（ＡＤ００）はラッチ回路（ＣＡＬ）３４ｖに、連続ア
クセス数（ＡＤ０１）はラッチ回路（ＱＬ）３４ｕにラ
ッチされる。資源によりアクセスの競合制御が必要な場
合があるため、ＭＣＵ３３のリード、ライトによらずリ
ードを前提としてコマンドのラッチと同時にリクエスト
信号（ＲＱ）およびアドレス（ＡＤＲＳ）をアクセス資
源に対し送出する。データの一時的な保持を行うＦＩＦ
Ｏ（ＭＲＢ）３４ｄは３ワード構成でリード・ライト共
用となっており、アクセス要求時に初期化されて
“０”、“１”、“２”の順に使用される。書き込み対
象バッファと読み出し対象バッファを示すポインタがそ
れぞれ設定されており、読み書き独立に、かつ、書き込
み後すぐに読み出しが可能である。

【０１０２】ＭＣＵリードの場合、読み出し処理を行な
って資源からＲＤＡＴを通してＦＩＦＯ３４ｄにデータ
を入力し、ＭＣＵ（ＡＤ１５〜００）に送出する。ＭＣ
Ｕライトの場合、ＲＥＱの次のサイクルからデータがＡ
Ｄ１５〜００に出力されるのでＦＩＦＯ３４ｄに入力
し、ＷＤＡＴを通してリクエスト信号（ＲＱ）、ライト
信号（ＨＷ、ＬＷ）、アドレス（ＡＤＲＳ）とともに資
源に送出する。

【０１０３】ＣＡＬ＝１の場合には連続アクセスが行わ
れ、ラッチ回路（ＱＬ）３４ｕが０ならば２ワードが、
ラッチ回路（ＱＬ）３４ｕが１ならば４ワードが処理さ
れる。ライト時、ＨＤＣ３４が３ワード目のデータを受
け取ればＭＣＵ３３は４ワード目を出力して待機してお
り、リード時にはＨＤＣ３４がＡＣＫを送出すればＭＣ
Ｕ３３よって速やかにデータが読まれてＦＩＦＯ３４ｄ
に空きができるので、４ワードまでの連続アクセスを行
う場合はＦＩＦＯ３４ｄは３ワードあれば充分である。

【０１０４】資源がレジスタのようにすぐにアクセス可
能な場合は、ＭＣＵインタフェースコマンド制御回路３
４ｃにおいてＡＣＫを生成する。ＥＣＣ（Ｅｒｒｏｒ
Ｃｈｅｃｋ＆Ｃｏｒｒｅｃｔｉｏｎ）シーケンサで使用
されるＨＤＣ３４上のＲＯＭ、各種ハードウェアシーケ
ンサで使用されるＨＤＣ３４上のＲＡＭ、あるいはセク
タバッファのように即座にアクセス不可能であったり、
ハードウェアとの競合によりアクセスが送れる資源の場
合には、アクセスできた時点で資源から返されるアクナ
リッジ信号（ＡＫ）をもとにＡＣＫの生成を行う。ＭＣ
Ｕ３３のアドレス空間とＨＤＣ管理費源の対応を図３３
に示す。

【０１０５】セククバッファの時分割アクセス競合制御
はセクタバッファ制御回路３４ｆにおいて行われ、以下
に示すようなアクセス対象がある。 Ａ１ ディスクメディアユーザデータ転送 Ａ２ ＤＲＡＭリフレッシュ Ｂ１ ホストユーザデータ転送 Ｂ２ ホストコマンドパラメータ転送 Ｃ１ ＥＣＣ ＯＮ ＴＨＥ ＦＬＹ データ修正シー
ケンサ処理 Ｃ２ ディスクメディアＮＯ−ＩＤ シーケンサテーブ
ル参照 Ｃ３ ＭＣＵプログラム・データ転送 Ｓ１ ＮＯ−ＩＤ シーケンサテーブル生成 Ａ、Ｂ、Ｃの３つのグループは同一優先順位で順にサー
ビスされ、ひとつのグループ内では数字の小さい方が優
先度が高く先にサービスされる。グループ内に要求がな
い場合にはそのグループのサービスはスキップされる。
Ａ１、Ｂ１はユーザデータの転送処理で大きな転送帯域
が要求される。リフレッシュ処理（Ａ２）はＤＲＡＭの
仕様で規定時間内に規定回数実施する必要がある。メデ
ィアデータ転送帯域を落とさないためにデータ転送中は
実施せず、メディア処理が行われているがヘッドがサー
ボパターン上などにあってデータ転送が行われていない
区間で集中的に行なって仕様を満たすようにしている。
メディア処理中以外では一定時間問隔で行われる。

【０１０６】ホストコマンドパラメータ転送（Ｂ２）
は、ＳＣＳＩ規格などで使用されるコマンドデータバイ
ト（ＣＤＢ）の保存のために行われる。コマンドが完了
する前に次のコマンドを送るようなＱＵＥＵＥ処理にお
いて、多くのコマンドをセククバッファ上のテーブルに
溜めてコマンドの処理順序入替え（ＲＥＯＲＤＥＲＩＮ
Ｇ）などを行う場合に使用される。

【０１０７】ＥＣＣのデータ修正処理（Ｃ１）は通常５
１２バィトのセクタと呼ばれるデータ単位で行われる
が、１セクク中に修正すべきデータが多く存在する場合
には高速に処理する必要があるため、ハードウェアのシ
ーケンサによって行われる。処理時間短縮のため、一度
のサービスでセククバッファからの読み出し、修正、書
き込みを行なっている。

【０１０８】ディスクメディアＮＯ−ＩＤ処理（Ｃ２）
は、従来メディア上のユーザデータの先頭に付加されて
いたＩＤ情報を取り除いてメモリ上で管理することによ
り、メディアの利用効率を上げることを目的として行わ
れる。この処理もハードウェアのシーケンサによって行
われ、メディアデータの処理中にセクタバッファ上のＩ
Ｄテーブルが１セクタごとに数ワードずつアクセスされ
る。また、へッドの移動によってメディアデータ密度の
異なる領域の処理が行われる場合にはＩＤ情報テーブル
の再生成（Ｓ１）が必要であるが、この処理もハードウ
ェアシーケンサによりへッドの移動中に行われる。な
お、Ｓ１はＡ１と排反のため、この処理中に限りＡ２、
Ｂ１、Ｃｎ、Ｓ１の４グループでの競合制御処理が行わ
れる。

【０１０９】ＭＣＵ処理（Ｃ３）は、Ｃグループの中で
最も優先順位が低いが、Ｃ１、Ｃ２は頻度が低いため通
常ほとんどＣ３が行われる。ＭＣＵの４ワードアクセス
時のＡ１、Ｂ１、Ｃ１の処理の様子を図３４に示す。

【０１１０】ライトの場合、リング状ＦＩＦＯ３４ｄを
４ワードにすればＭＣＵ３３からのデータを先に全て受
け取る（キャシュ処理を行う）ことができるが、資源ア
クセスの完了前にＡＣＫを返すとＭＣＵ３３の処理が先
に進んでＭＣＵ３３から次の要求が発行されＨＤＣ３４
側の処理が複雑になるため、４ワード目に対応するＡＣ
Ｋを資源アクセス完了時に送出する。

【０１１１】従来のようにＭＣＵ３３が１ワードアクセ
スを行なう場合、Ａ１、Ｂ１、Ｃ３の１周期の時間は６
５０ｎｓでＭＣＵ３３の転送速度は平均３．１ＭＢ／ｓ
程度であるが、上記のように４ワードアクセスを行え
ば、１周期時間は７５ｎｓ増加するだけでホスト・メデ
ィアの転送にほとんど影響を与えずに４倍のデータが処
理され、平均１１．０ＭＢ／ｓの転送速度が得られる。

【０１１２】ＤＲＡＭのぺージモードアクセスは同一ぺ
ージ内では高速に処理可能であるがＭＣＵ３３からのア
クセスはぺージをまたぐ形で設定されることもあり得
る。Ａ２、Ｃ３の処理が行われていてＣ３の４ワードア
クセスにおいてぺージ境界をまたぐような場合、アクセ
スは図３５に示すような形となる。

【０１１３】ぺージが変わるため３ワード目のアクセス
はＲＡＳ信号の出し直しが必要となるが、ＨＤＣ３４は
他のセククバッファアクセス要求を受け付けず、ＭＣＵ
処理を継続する。

【０１１４】ＤＲＡＭのリフレッシュ処理は、サーボパ
ターン処理などにおいて上記のようにＤＲＡＭの仕様で
ある１５．６２５４ｓ間隔（５１２回／４ｍｓ）より短
かい周期で集中的に実施され、メディアデータ転送中の
リフレッシュ処理をなくしてユーザデータの転送帯域を
落とさないように制御される。

【０１１５】実施の形態６．前記実施の形態５では、Ｍ
ＣＵ３３とＨＤＣ３４が独立のＩＣとして構成されてい
る場合について説明したが、ＭＣＵ３３とＨＤＣ３４と
を１個のＩＣに統合することも可能であり、このように
１個のＩＣに統合した場合、以下のような効果が期待で
きる。

【０１１６】まず、ＨＤＣクロックのフィードバック制
御が不要となる。また、ＭＣＵアドレス信号線、データ
出力線、データ入力線は独立に設定されてアドレス出力
とデータ入出力の同時化が可能となる。この結果、要求
ステートと応答ステートが重なることもあり、アクセス
時間が短縮される。さらに、ＭＣＵリード時の転送方向
切り替えに伴う信号衝突回避時間の確保も不要となる。
また、ＩＣ外部入出力回路の信号遅延がなくなり、５０
ｎｓのサイクル時間が短縮される。

【０１１７】

【発明の効果】以上のように、請求項１記載の発明によ
れば、ハードディスクコントローラおよびマイクロコン
ピュータユニットをクロック信号をもとに同期的に動作
させるクロック同期手段と、前記マイクロコンピュータ
ユニットのＣＰＵから与えられる１度のアクセス要求コ
マンドにより、前記ハードディスクコントローラとの複
数回のデータ入出力を前記ハードディスクコントローラ
の管理資源アクセス状況より生成される応答ステイタス
に応じて各回毎、任意のアクセス時間で連続的、離散
的、または連続離散混合的に行う制御手段とを備えるよ
うに構成したので、マイクロコンピュータユニットの汎
用性を損わずに、前記マイクロコンピュータユニットと
前記ハードディスクコントローラとのデータの入出力を
高速化できる効果がある。

【０１１８】請求項２記載の発明によれば、ディスクメ
ディアのコントローラと同期的に動作するマイクロコン
ピュータのＣＰＵが１度のアクセス要求コマンドを出力
すると、当該アクセス要求コマンドをもとに前記マイク
ロコンピュータと前記コントローラとの間で行われるデ
ータの入出力を、前記コントローラの管理資源アクセス
状況より生成される応答ステイタスに応じて各回毎、任
意のアクセス時間で連続的、離散的、または連続離散混
合的に行うように構成したので、マイクロコンピュータ
ユニットの汎用性を損わずに、前記マイクロコンピュー
タユニットと前記ディスクメディアのコントローラとの
データの入出力を高速化できる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるデータアクセ
ス装置を示す構成図である。

【図２】 この発明の実施の形態１によるデータアクセ
ス装置の機能を示す機能説明図である。

【図３】 この発明の実施の形態１および実施の形態２
によるデータアクセス装置が適用するデータアクセス方
法を示すフローチャートであり、図４と共に１つのフロ
ーチャートを構成する。

【図４】 図３に続くフローチャートである。

【図５】 通常のアクセス方式によるデータの読み込み
処理を説明するタイミングチャートである。

【図６】 連続アクセス方式によるデータの読み込み処
理を説明するタイミングチャートである。

【図７】 この発明の実施の形態２によるデータアクセ
ス装置の機能を示す機能説明図である。

【図８】 通常のアクセス方式によるデータの書き込み
処理を説明するタイミングチャートである。

【図９】 一般的なデータ書き込み方式を示すタイミン
グチャートである。

【図１０】 ファーストページモードによるデータ書き
込み方式を示すタイミングチャートである。

【図１１】 連続アクセス方式によるデータの書き込み
処理を説明するタイミングチャートである。

【図１２】 この発明の実施の形態３によるデータアク
セス装置を示す構成図である。

【図１３】 連続アクセス方式によるデータの読み込み
処理を説明するタイミングチャートである。

【図１４】 この発明のデータアクセス装置およびデー
タアクセス方法が適用された実施の形態５のＨＤＤの構
成を示すブロック図である。

【図１５】 この発明のデータアクセス装置およびデー
タアクセス方法が適用された実施の形態５のＨＤＤにお
けるＭＣＵインタフェース制御回路の構成を示すブロッ
ク図である。

【図１６】 この発明のデータアクセス装置およびデー
タアクセス方法が適用された実施の形態５のＨＤＤにお
けるＭＣＵのＣＰＵ、ＢＩＵおよび外部インタフェース
制御回路の構成を示すブロック図である。

【図１７】 ＭＣＵとＨＤＣ間のインタフェース信号の
１ワードアクセスの例を示すタイミングチャートであ
る。

【図１８】 連続アクセス信号、連続アクセス回数など
のコマンド情報に応じて行われるアクセス処理内容を示
す説明図である。

【図１９】 上位・下位別バイトライト識別信号に応じ
て行われるアクセス処理内容を示す説明図である。

【図２０】 連続ライトアクセスの場合のＭＣＵとＨＤ
Ｃとのインタフェース信号例を示すタイミングチャート
である。

【図２１】 データアクセス／ワード長／ワード境界／
通常アクセス／リード時の動作タイミングチャートであ
る。

【図２２】 ワード境界からのワード長データのライト
アクセスについての動作タイミングチャートである。

【図２３】 バイト境界からのワードリード時の動作タ
イミングチャートである。

【図２４】 バイト境界からのダブルワードデータの読
み出し時の動作タイミングチャートである。

【図２５】 ワード境界からのバイトデータのライトア
クセスのタイミングを示すタイミングチャートである。

【図２６】 バイト境界からのワードデータのライトア
クセスについての動作タイミングチャートである。

【図２７】 ワード境界からのダブルワードデータのラ
イトアクセスについての動作タイミングチャートであ
る。

【図２８】 バイト境界からのダブルワードデータのラ
イトアクセスについての動作タイミングチャートであ
る。

【図２９】 ダブルワード境界からのダブルワードデー
タのリードアクセスについての動作タイミングチャート
である。

【図３０】 ダブルワード境界からのダブルワードデー
タの連続アクセスライト時の動作タイミングチャートで
ある。

【図３１】 プログラム分岐時のコードアクセス動作を
示す動作タイミングチャートである。

【図３２】 シーケンシャルなコードリードアクセスに
ついての動作タイミングチャートである。

【図３３】 ＭＣＵのアドレス空間とＨＤＣ管理費源の
対応関係を示すメモリマップ図である。

【図３４】 ＭＣＵの４ワードアクセス時のディスクメ
ディアユーザデータ転送、ホストユーザデータ転送、デ
ータ修正シーケンサの処理の様子を示す動作タイミング
チャートである。

【図３５】 ＤＲＡＭリフレッシュ、ＭＣＵプログラム
・データ転送の処理が行われていてＭＣＵプログラム・
データ転送の４ワードアクセスにおいてぺージ境界をま
たぐ場合のアクセスの形態を示す動作タイミングチャー
トである。

【図３６】 従来のデータアクセス装置を示す構成図で
ある。

【図３７】 マイコンのデータ読み込み処理を説明する
タイミングチャートである。

【図３８】 マイコンとＲＯＭの詳細を示す構成図であ
る。

【図３９】 一般的なデータ読み出し方式を示すタイミ
ングチャートである。

【図４０】 バーストアクセスによるデータ読み出し方
式を示すタイミングチャートである。

【図４１】 マイコンとＤＲＡＭの詳細を示す構成図で
ある。

【図４２】 一般的なデータ読み出し方式を示すタイミ
ングチャートである。

【図４３】 ファーストページモードによるデータ読み
出し方式を示すタイミングチャートである。

【図４４】 ＨＤＤの構成を示すブロック図である。

【図４５】 ＨＤＤにおける汎用ＭＣＵの外部インタフ
ェース信号の例を示すタイミングチャートである。

【図４６】 ＨＤＣでのＥＤＯ−ＤＲＡＭアクセス例を
示す動作タイミングチャートである。

【符号の説明】

３３ マイクロコンピュータユニット、３３ｂ バスイ
ンタフェースユニット（制御手段）、３４ ハードディ
スクコントローラ、３４ｂ クロック分配回路（クロッ
ク同期手段）、３４ｃ ＭＣＵインタフェースコマンド
制御回路（制御手段）、５７ クロック発生回路（クロ
ック同期手段）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 栄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 酒井 達也 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社藤沢事業所内 (72)発明者 村上 昌之 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社藤沢事業所内 (72)発明者 沼田 勉 神奈川県藤沢市桐原町１番地 日本アイ・ ビー・エム株式会社藤沢事業所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ハードディスクコントローラと、 該ハードディスクコントローラに接続されるマイクロコ
   ンピュータユニットと、 前記ハードディスクコントローラおよび前記マイクロコ
   ンピュータユニットをクロック信号をもとに同期的に動
   作させるクロック同期手段と、 前記マイクロコンピュータユニットのＣＰＵから与えら
   れる１度のアクセス要求コマンドにより、前記ハードデ
   ィスクコントローラとの複数回のデータ入出力を前記ハ
   ードディスクコントローラの管理資源アクセス状況より
   生成される応答ステイタスに応じて各回毎、任意のアク
   セス時間で連続的、離散的、または連続離散混合的に行
   う制御手段とを備えたデータアクセス装置。
2. 【請求項２】 ディスクメディアのコントローラおよび
   当該コントローラに接続されるマイクロコンピュータを
   クロック信号をもとに同期的に動作させ、前記マイクロ
   コンピュータのＣＰＵが１度のアクセス要求コマンドを
   出力すると、当該アクセス要求コマンドをもとに前記マ
   イクロコンピュータと前記コントローラとの間で行われ
   るデータの入出力を、前記コントローラの管理資源アク
   セス状況より生成される応答ステイタスに応じて各回
   毎、任意のアクセス時間で連続的、離散的、または連続
   離散混合的に行うデータアクセス方法。