JPS6362054A - 多チャンネル・メモリ・アクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 免孔旦１止±Ｉ この発明はメモリ・アクセス回路に関し、特に、同時に
多数の読取装置のために単一のメモリから同時に非隣接
メモリの迅速な検索又は記録を行う回路に関する。

交亙立１ｊ 伝統的には、メモリ・アレイに迅速にアクセスしたいと
き、設計者は高価な非常に迅速な処理装置を使用するか
、又は、メモリに処理装置よりも早い速度で直接アクセ
スするＤＭＡと呼ばれるハードウェア補助装置を使用し
た。然しながら、ＤＭＡはメモリ内に隣接記憶されたデ
ータをアクセスするように設計されていて非隣接メモリ
の場所にアクセスするようには設計されていない。従っ
て、ＤＭＡが有効となるためには、データは常に実際的
ではない特定の方法でメモリ内に記憶されなければなら
ない。

更に、各アクセス装置が別々に動作される場合、この各
装置はそれ自身のＤＭＡを必要とし、このためメモリの
検索又は記憶方法に費用がかかる。データが各読取装置
ごとに隣接記憶されていないメモリの使用の例は、１９
８６年８月２７日出願で譲受人同一の本出願人による同
時係属特許出願ケー・ジエー・オイ（に、Ｊ、０ｙｅ）
Ｃａｓｅ２−１−２、出願番号第９０１，００３号であ
る。

ｌ匪夏１１ 本発明の解決により、メモリ内のデータが非隣接場所に
記憶されていても安価な処理装置及び数個の標準的な論
理装置を用いて複数個の装置から同時にメモリをアクセ
スすることが可能となった。特定の実施例では、１６個
の独立な読取装置又は書込装置（出力チャネル）は１２
５μ秒ごとに同一のメモリ・アレイをアクセスすること
ができる。この発明の思想は、メモリ・アレイと、同時
にしかし独立に、このメモリ・アレイをアクセスする必
要のある１６個の装置との間に置かれた５１２バイトの
二重ポートのランダム・アクセス・メモリ（ＲＡＭ）に
依存している。この二重ポートのＲＡＭを使用すること
によって１６個の装置の各々ごとに２つのバッファを割
当る。１つのバッファはメモリから充填され、又は、第
１のポートを介してメモリへ書込む動作をし、一方、二
重ポートのメモリから読取装置へ、又は、書込装置から
第２のポートを介して二重ポートのメモリへ他のバッフ
ァはデータを転送する。従って、データの連続流を読取
装置に提供し、又は、書込装置から記憶することができ
る。

各バッファはｍ個のデータ・バイト（この実施例では、
ｍ＝１０）を記憶することができる。従って、主処理装
置に知られたアドレスを持つデータバイトで始まる１０
バイトの隣接セグメントにデータが記憶されるような仕
方でメモリは構成さ九ている。そして、主処理装置は各
データ・セグメント又はユニットの開始アドレスを与え
ることができ、そして、１０個のデータバイトがバッフ
ァ・メモリに転送される。これから解るように、各デー
タ・セグメントよりなる１０個のデータ・バイトは隣接
して記憶されなければならないが、与えられたメツセー
ジを有する種々のセグメントはメモリ内の非隣接場所に
記憶することができる。それゆえ、与えられた１２５μ
秒ワーク・サイクル中に、処理装置は転送される１０個
の隣接データ・バイトの開始アドレスを提供するだけで
よく、これは１０個の異なるアドレスを提供するよりも
かなり簡単な仕事である。

この発明のこれら及び他の目的、特徴、動作及び利用は
添付図面に関して示した例示的な実施例から明らかにな
ろう。

１皿皇１」 第１図は１メガバイトのメモリ・アレイ１１にアクセス
するように使用されるプロセッサ１０（これはインテル
８０５１プロセツサとすることができる）を示す。プロ
セッサ１０は、公知の方法で、ｎ個の１２５μ秒制御期
間又は周期よりなるワーク・サイクル・フレームを発生
する。ここで、ｎはメモリから情報を同時に得ることが
できる読取装置（又は出力チャネル）の数に等しい。

この２つのワーク・フレームは特大のフレーム信号によ
り分離される。

第１図に示した例では、１６個の読取装置が存在し、従
って、ｎはこの各装置ごとに１つの制御期間を発生する
ために１６に設定される。然しながら、ｎよりも少ない
数を任意のときにメモリに接続することを望むならば、
ｎはより小さくすることができ、そして、スイッチ（図
示せず）は適当な数の出力装置又はチャネルをバッファ
・メモリに選択的に接続するために加えることができる
。又、各フレーム時に各装置にストローブされるデータ
・バイトの数は設計上の選択事項である。この例では、
ｍを１０に設定した。

メモリ１１は、任意のメツセージがセグメントに分割さ
れ、そして、各セグメントがｍ個のデータ・バイトを含
む（ｍは時間及び容量の制限に基づきシステムの設計者
により選ばれた数である）ように構成されている。各セ
グメントの１データ・バイトのアドレスはプロセッサ１
０には知らされており、そして、各セグメントの残りの
データ・バイトはそれに隣接して記憶されている。ト述
のように、そして、これから解るように、種々のセグメ
ントの種々のアドレスは隣接する仕方で記憶される必要
はない。

１６個の読取装置（図示せず）は直列インタフェースを
介してプロセッサ１０と通信する。読取装置はプロセッ
サ１０にメモリの所望セグメントのアドレスを提供する
。あるいは又、（読取装置から又は別な仕方で）どの読
取装置のためにどのメツセージが提供されるべきかを示
す信号を提供することができ、そして、各メツセージの
全てのセグメントのアドレスを知っている、プロセッサ
１０は順次メモリ１１へのこのアドレスの読取を始める
。そして、プロセッサ１０はラッチ１２にアクセスされ
るセグメントの列のアドレスを提供し、そして、フレー
ムの適当な期間中に、９ビツトのカウンタ１５は、その
制御期間にアクセスされるｍ個の連続列アドレス（この
例では１０バイト）をストローブ・アウトする。プロセ
ッサ１０は又メモリ１１に、バッファ・インタフェース
１３及び二重ポートＲＡＭ１４に適切な制御信号を与え
てメモリ・アレイからデータの読取装置へ転送を開始さ
せる。

一部話は脱線するが、数ｍはメモリと使用読取装置との
間のデータ転送速度（ＤＴＲ）に対応する。その関係は
次の式により与えられるＤＴＲ（装置あたり）＝ｍ／（
ｔ−ｄ）ここでｔ＝ワーク・サイクルの周期、そして、
ｄ＝読取装置の数である。従って、ｍ＝１０、ｄ＝１６
及びｔ＝１２５μ秒のこの実施例では、ＤＴＲは５０　
Ｋ　ｂ　／　ｓである。

次に元の説明に戻ると、メモリ１１の出力側において、
バッファ・インタフェース１３は、データがメモリ１１
から得られるフレーム内の制御期間によって決定される
二重ポートＲＡ　Ｍ　ｉ　Ｊ内の適切なバッファにデー
タを転送する。従って、期間０に得られるデータはバッ
ファＯ内に置かれ、一方、期間１に得られるデータはバ
ッファ１に置かれる。メモリエ１からの情報の１０個の
バイトは各読取装置ごとに各サイクル期間にバッファ・
インタフェース１３へ転送され、その情報は二重ポート
ＲＡＭ１４に利用することができる。

例えば、メツセージＸ、ＹとＺとがメモリ１１に記憶さ
れたと仮定する。又、各このメツセージはｘ、、ｘ、、
ｘ、−−−ｘ、又はＹ　＋　Ｙ　２　Ｙ　３・・・Ｙ、
又はＺ＋Ｚ２Ｚｚ　　・・・Ｚｎとして知られる多数の
小メツセージ（この各メツセージはｍ個のバイトを含む
）からなると仮定する。この例では、Ｘ３．２はメツセ
ージＸの第３番目の小メツセージの第２番目のバイトを
示す。これは第１図のメモリ１１で絵画的に示しである
。尚、各メツセージの小メツセージは隣接状態でも、数
字順でも記憶されない。然しながら、上記のように、プ
ロセッサ１０は適当な順序で各この小メセージの部分の
アドレス場所を決定する能力を有している。一般に、ブ
ロックの大きさは出力チャネルの数の関数であり、そし
て、通常はその整数倍である。

第１図は１つの任意のＩ′ＩＪ御期間に発生するデータ
転送の一面を示す。データは二重ポートＲＡＭ１４、ブ
ロック１へ読み込まれながらデータ（前に記憶した）は
ブロック０から読み出される。ここでは、読取装置０は
メツセージＸを受け、読取装置１はメツセージＹを受け
、読取装置１４はメツセージＺを受け、そして、読取装
置１５は又メツセージＸを受けることが解る。データが
ブロック０から読み取られているとき、同時にブロック
１に書込まれる。尚、任意のときに、任意の数の読取装
置は同一メツセージの同一バイト又は異なるバイトの同
一メツセージを受けることができる。

第２図に示したように、与えられた１２５μ秒制御明間
に、二重ポートＲＡＭ１４の１つのセグメントは読み出
され、一方、他のセグメントは書込まれる。３２個の制
御期間又は２フレームごとにプロセッサ１０は新しい特
大のフレームを開始する。バッファ・インタフェース回
路１３はこの特大のフレーム信号を使用して二重ポート
ＲＡＭ１４への情報の流れを制御する。

例えば、第１図に示したように、１６個の読取装置はセ
グメントＯ〜１５と１対１の関係で関連づけられている
とする。特大のフレーム信号の発生で、プロセッサ１０
はセグメントＯから始めて装置０の１０個のデータ・バ
イトの開始アドレスをラッチ１２とカウンタ１５の選択
したリード線に加える。第１図の例では、Ｘｌはメツセ
ージＸの第１の小メツセージとなり、×３はメツセージ
Ｘの第３番目の小メツセージである。カウンタ１５はア
ドレスの下位９ビツトを制御するので、カウンタ１５が
１０個のカウントをストローブ・アウトしたとき、カウ
ンタ１５はメモリ１１（第１図）から１０バイト（０〜
９）のデータをインタフェース１３へのデータ・バスに
流出させる。第１図に示した例では、データはフレーム
Ｂの期間に転送され、従って、バッファ・インタフェー
ス１３は、データが二重ポートＲＡＭ１４におけるブロ
ック１、装置０のためのものであり、そして、メツセー
ジＸの小メツセージ３　（Ｘ３）は装置０と関連するブ
ロック１、ＲＡＭ１４のセグメントに格納される。１０
個のバイトの検索が完了した後、プロセッサ１０は次の
ワーク・サイクルでどんどん進み、装置１、ブロック１
のためのデ〜りを処理する。

二重ポートＲＡＭ１４のブロック１の格納の完了と共に
、読取及び書込みブロックは交換され、そして、面のフ
レーム期間に格納されたブロックは今度は１６個の読取
装置によりアクセス可能となり、一方、他のブロック（
この場合は、ブロック０）には今度新しいデータが格納
される。

同様な例は、データが装置からきてメモリ内の任意の利
用可能な空間に置かれる場合に可能である。この場合の
空間は隣接する必要はない。読取動作と異なる唯一の制
限はいくつかの装置が同一のメツセージの記憶空間には
書込むことができないということである。又、読取チャ
ネルと書込みチャネルの任意の組み合せを同時に利用す
ることができる。

級１ この発明のメモリ検索方式は二重ポートＲＡＭメモリの
１６個のセグメントに１６個の読取装置又は書込装置が
接続されるものとして示したが、この二重ポートＲＡＭ
の任意のセグメントに必要に応じて読取装置又は書込装
置を割当得ることは当業者に明らかであろう。又、同一
の制御信号を用いてブロックの読取又は書込みを制御す
ることを示したが、これはそうある必要はなく、読取は
二重ポートＲＡＭの書込みの後すぐ続いて生じ、′　そ
れにより更にＲＡＭの大きさを減少させることができる
。これらは当業者の選択できる設計事項である。

【図面の簡単な説明】

第１図はこの発明の詳細な図であり、そして、第２図は
タイミングチャートを示す図である。 （主要部分の符号の説明） プロセッサ・・・１０１ メモリ　　・・・１１゜ ラッチ　　・・・１２゜ バッファ・インタフェース・・・１３、二重ポートＲＡ
Ｍ・・・１４． ９ビツト・カウンタ・・・１５、 出願人　　アメリカン　テレフォン　アンドテレグラフ
　カムバニー

Claims (1)

1. 【特許請求の範囲】 １、データを記憶するためのアドレス可能なバイトに分
   割された場所を有するメモリからデータを移動して複数
   の出力チャネルに同時に配送するための回路であつて、 周期的な制御期間を発生するための手段、 １対１で前記出力チャネルのいくつかを前記周期的な制
   御期間に関連づけるための手段、 特定の出力チャネルに配送されるデータの要求に応答し
   て前記特定の出力チャネルと独特に関連づけられた前記
   制御期間中に前記メモリ内の前記データ・バイトのいく
   つかをアドレスするための手段、 各前記制御期間中に動作して前記メモリからｍ＋１個の
   バイトのデータを移動するための手段であり、前記ｍ＋
   １のバイトは前記メモリ内のアドレスされたデータ記憶
   領域からのデータ・バイトと前記アドレスされたデータ
   記憶領域に隣接するｍ個の順次配列されたデータ記憶領
   域からのデータ・バイトとからなり、 複数のセグメントに分割されたバッファ・メモリであり
   、各セグメントは前記出力チャネルの特定のものと関連
   づけ得るとともに、前記特定の出力チャネルと関連づけ
   られた前記制御期間と関連づけ得、そして、ｍ＋１個の
   データ・バイトの記憶容量を有し、 各前記制御期間中に動作して、前記メモリから前記バッ
   ファ・メモリへ前記移動したｍ＋１のデータ・バイトを
   転送すると共に前記制御期間に関連する前記セグメント
   に前記転送されたデータを記憶するための手段、及び 前記バッファ・メモリのセグメントに記憶されたデータ
   を前記関連する出力チャネルに順次転送するための手段
   を有することを特徴とする回路。 ２、特許請求の範囲第１項に記載の回路であって、前記
   バッファ・メモリは各前記制御期間に関連する１対のセ
   グメントで構成され、そして、前記メモリから転送され
   たデータは前記対をなすセグメントに交互に記憶され、
   及び データが前記対をなすセグメントの一方へ転送されてい
   る間、前記対をなすセグメントの他方からデータを出力
   チャネルに転送するための手段を有することを特徴とす
   る回路。 ３、特許請求の範囲第１項に記載の回路であって、前記
   アドレスするための手段は各前記制御期間にデータ・バ
   イトをアドレスするように動作することを特徴とする回
   路。 ４、特許請求の範囲第１項に記載の回路であって、前記
   記憶するための手段と前記出力チャネルにデータを転送
   するための前記手段は同時に動作することを特徴とする
   回路。 ５、特許請求の範囲第４項に記載の回路であって、前記
   バッファ・メモリは二重ポート・メモリであり、前記ポ
   ートの一方は自体に記憶するためのデータを受けるよう
   にされており、そして、前記ポートの他方はデータを前
   記出力チャネルに転送するようにされていることを特徴
   とする回路。 ６、特許請求の範囲第１項に記載の回路であって、前記
   データ・バイトは前記メモリ内に各単位ごとに記憶され
   、この各単位はｍ＋１個のデータ・バイトを有し、各単
   位は開始アドレスを有し、そして、複数の前記単位は読
   取装置に送られるメッセージを構成することを要求され
   、前記メモリは任意のメッセージの前記単位の前記アド
   レスの全てが必ずしも隣接していないように構成されて
   いることを特徴とする回路。 ７、特許請求の範囲第６項に記載の回路であって、前記
   制御期間を複数個のフレームに分割するための手段を有
   し、各フレームはｎ個の前記制御期間を有し、ここでｎ
   は前記メモリからデータを同時に検索するためにアクセ
   ス可能な読取装置の数に等しいものであり、及び 前記読取装置と前記メモリとの間の相互作用を制御する
   ためのプロセッサを有し、このプロセッサは、特定の読
   取装置に配送されるデータの要求を複数の単位アドレス
   に変換するように動作可能であり、前記アドレスは前記
   フレームの引続くものにおける同一の相対的な制御期間
   中に前記メモリに設けられることを特徴とする回路。 ８、特許請求の範囲第１項に記載の回路であって、特定
   の出力チャネルに続いて配送される前記メモリ内に記憶
   されたデータ・バイトは隣接のアドレス場所に記憶され
   る必要がないことを特徴とする回路。 ９、特許請求の範囲第１項に記載の回路であって、前記
   メモリから前記バッファ・メモリへ転送すると共に記憶
   するための手段は前記バッファ・メモリ内の複数のセグ
   メントに同一のデータ・バイトを記憶するための手段を
   有していることを特徴とする回路。 １０、特許請求の範囲第１項に記載の回路であって、ｎ
   は出力チャネルの数に等しいことを特徴とする回路。 １１、メモリからデータ・メッセージを検索するための
   システムであって、各前記データ・メッセージは小さい
   ブロックに分割され、この各ブロックは前記メモリ内に
   おける隣接の場所にｍ個のデータ・バイトを記憶してお
   り、各データ・ブロックは又開始アドレスを有し、そし
   て、特定のデータ・メッセージのための開始アドレスは
   前記メモリ内の隣接又は所定の場所にある必要はない前
   記システムにおいて 検索されたメッセージを複数ｎ個の出力チャネルに同時
   に供給するための手段、 特定のときに任意の前記出力チャネルに送られる各前記
   メッセージ・ブロックごとに前記開始アドレスを関連づ
   けるための手段、 制御期間よりなるフレームを発生するための手段で、各
   前記フレームはｎ個の前記制御期間を有し、前記繰返さ
   れるフレームにおける各前記制御期間は前記ｎ個の出力
   チャネルの１つと関連づけられ、 特定の出力チャネルと関連づけられた各繰返し制御期間
   中に動作して前記メモリに対して前記特定の出力チャネ
   ルのための前記アドレスのうちの任意の関連づけられた
   ものを提供するための手段、 ｎ個のセグメントに分割されたバッファで、各セグメン
   トは前記出力チャネルのうちの特定のものと関連づけ可
   能であると共に前記特定のチャネルと関連づけられた前
   記制御期間と関連づけ可能であり、各前記セグメントは
   前記メモリから記憶又は検索された前記データのブロッ
   クのための記憶容量を有し、 前記提供するための手段に応答するとともに各前記制御
   期間中に動作可能で前記バッファ内の前記メモリからの
   データ・ブロックを前記制御期間と関連づけられた前記
   バッファの前記セグメントで記憶又は検索するための手
   段、及び 各前記制御期間に応答して前記バッファに記憶されたデ
   ータを前記制御期間と関連づけられた前記出力チャネル
   に転送するための手段を有することを特徴とするメモリ
   からデータ・メッセージを検索するためのシステム。 １２、特許請求の範囲第１１項に記載のシステムであっ
   て、前記バッファ・メモリは各前記制御期間と関連づけ
   られた１対のセグメントで構成され、そして、前記メモ
   リから転送されたデータは前記対をなすセグメントに交
   互に記憶され、そして データが前記対をなすセグメントの一方へ転送されてい
   る間、出力チャネルに前記対をなすセグメントの他方か
   らデータを転送するための手段を有することを特徴とす
   るメモリからデータ・メッセージを検索するためのシス
   テム。 １３、メモリからデータ・メッセージを検索し又はメモ
   リ内にメセージを記憶するためのシステムであって、各
   前記データ・メッセージは小さいブロックに分割され、
   この各ブロックは前記メモリ内における隣接の場所にｍ
   個のデータ・バイトを記憶しており、各データ・ブロッ
   クは又開始アドレスを有し、そして、特定のデータ・メ
   ッセージのための開始アドレスは前記メモリ内の隣接又
   は所定の場所にある必要はない前記システムにおいて 検索されたメッセージを複数ｎ個の出力チャネルに同時
   に供給し、又は前記複数ｎ個の出力チャネルからメッセ
   ージを同時に受信するための手段、 特定のときに任意の前記出力チャネルに送られる、又は
   この任意の前記出力チャネルから受信される各前記メッ
   セージ・ブロックごとに前記開始アドレスを関連づける
   ための手段、 制御期間よりなるフレームを発生するための手段であり
   、各前記フレームはｎ個の前記制御期間を有し、前記繰
   返されるフレームにおける各前記制御期間は前記ｎ個の
   出力チャネルの１つと関連づけられ、 特定のチャネルと関連づけられた各繰返し制御期間中に
   動作して前記メモリに対して前記出力チャネルのための
   前記アドレスのうちの任意の関連づけられたものを提供
   するための手段、 ｎ個のセグメントに分割されたバッファであり、各セグ
   メントは前記出力チャネルの特定のものと関連づけ可能
   であると共に前記特定の出力チャネルと関連づけられた
   前記制御期間と関連づけ可能であり、各前記セグメント
   は前記メモリからの前記データのブロックのため記憶容
   量を有し、 前記提供するための手段に応答するとともに各前記制御
   期間中に動作可能で前記バッファ内の前記メモリからの
   データ・ブロックを前記制御期間と関連づけられた前記
   バッファの前記セグメントに記憶するための手段、及び 各前記制御期間に応答して前記バッファ内に記憶された
   データを前記制御期間と関連づけられた前記出力チャネ
   ルに転送し又は前記制御期間と関連づけられた前記チャ
   ネルからデータを前記バッファへ転送するための手段を
   有することを特徴とするメモリからデータ・メッセージ
   を検索するためのシステム。 １４、特許請求の範囲第１３項に記載のシステムであっ
   て、前記バッファ・メモリは各前記制御期間と関連づけ
   られた１対のセグメントで構成され、そして、前記メモ
   リから又は前記メモリへ転送されたデータは前記対をな
   すセグメントに交互に記憶され、そして データが前記対をなすセグメントの一方へメモリから転
   送されている間、前記チャネルに前記対をなすセグメン
   トの他方からデータを転送し、又はデータが前記対をな
   すセグメントの一方からメモリへ転送されている間、前
   記チャネルから前記対をなすセグメントの他方へデータ
   を転送するための手段を有することを特徴とするメモリ
   からデータ・メッセージを検索するためのシステム。 １５、データを記憶するためのアドレス可能なバイト場
   所に分割された場所を有するメモリから又はこのメモリ
   へのデータを取扱って複数のチャネルから又はこの複数
   のチャネルに同時に配送するための回路であって、 周期的な制御期間を発生するための手段、 １対１で前記チャネルのいくつかを前記周期的な制御期
   間に関連づけるための手段、 特定のチャネルに又はこの特定のチャネルから配送され
   るデータの要求に応答して前記特定のチャネルと独特に
   関連づけられた前記制御期間中に前記メモリ内の前記バ
   イト場所のいくつかをアドレスするための手段、 各前記制御期間中に動作して前記メモリから又は前記チ
   ャネルからｍ＋１個のバイトのデータを移動するための
   手段であり、前記ｍ＋１個のバイトは前記メモリ内のア
   ドレスされたデータ記憶領域に関連するデータ・バイト
   と前記アドレスされたデータ記憶領域に隣接するｍ個の
   順次配列されたデータ記憶領域に関連するのデータ・バ
   イトとからなり、 複数のセグメントに分割されたバッファ・メモリであり
   、各セグメントは前記チャネルの特定のものと関連づけ
   得るとともに、前記特定のチャネルと関連づけられた前
   記制御期間と関連づけ得、そして、ｍ＋１個のデータ・
   バイトのための記憶容量を有し、 各前記制御期間中に動作して、前記メモリから又は前記
   チャネルから前記バッファ・メモリへ前記移動したｍ＋
   １個のデータ・バイトを転送すると共に前記制御期間に
   関連する前記セグメントに前記転送されたデータを記憶
   するための手段、及び 各前記バッファ・メモリのセグメントに記憶されたデー
   タを前記メモリから前記関連するチャネルに順次転送し
   又は各前記バッファ・メモリのセグメントに記憶された
   データを前記チャネルから前記関連するメモリのバイト
   場所に順次転送するための手段を有することを特徴とす
   る回路。 １６、特許請求の範囲第１５項に記載の回路であって、
   前記バッファ・メモリは各前記制御期間に関連する１対
   のセグメントで構成され、そして、前記バッファ・メモ
   リから転送されたデータは前記対をなすセグメントに交
   互に記憶され、及びデータが前記対をなすセグメントの
   一方へ転送されている間、前記対をなすセグメントの他
   方からデータを転送するための手段を有することを特徴
   とする回路。 １７、データを記憶するためのアドレス可能なバイト場
   所に分割された場所を有するメモリへ入力チャネルから
   データを移動して同時に配送するための回路であって、 周期的な制御期間を発生するための手段、 １対１で前記入力チャネルのいくつかを前記周期的な制
   御期間に関連づけるための手段、 特定の入力チャネルから前記メモリへ配送されるデータ
   の要求に応答して前記特定の入力チャネルと独特に関連
   づけられた前記制御期間中に前記メモリ内の前記データ
   ・バイト場所のいくつかをアドレスするための手段、 各前記制御期間中に動作して前記入力チャネルからｍ＋
   １個のバイトのデータを移動するための手段であり、前
   記ｍ＋１個のバイトは前記メモリ内のアドレスされたデ
   ータ記憶領域に配送されるデータ・バイトと前記チャネ
   ルから前記アドレスされた場所に隣接する前記メモリ内
   のｍ個の順次配列のバイト場所に配送されるｍ個のデー
   タ・バイトと前記アドレスされたデータ記憶領域に隣接
   するｍ個の順次配列されたデータ記憶領域からのデータ
   ・バイトとからなり、 複数のセグメントに分割されたバッファ・メモリであり
   、各セグメントは前記入力チャネルの特定のものと関連
   づけ得るとともに、前記特定の入力チャネルと関連づけ
   られた前記制御期間と関連づけ得、そして、ｍ＋１個の
   データ・バイトのための記憶容量を有し、 各前記制御期間中に動作して、前記入力チャネルから前
   記バッファ・メモリへ前記移動したｍ＋１個のデータ・
   バイトを転送すると共に前記制御期間に関連する前記セ
   グメントに前記転送されたデータを記憶するための手段
   、及び 各前記バッファ・メモリのセグメントに記憶されたデー
   タを前記関連するバッファ・メモリのセグメントから前
   記関連するチャネルに順次転送するための手段を有する
   ことを特徴とする回路。 １８、特許請求の範囲第１７項に記載の回路であって、
   前記バッファ・メモリは各前記制御期間に関連する１対
   のセグメントで構成され、そして、前記バッファ・メモ
   リから転送されたデータは前記対をなすセグメントに交
   互に記憶され、及びデータが前記対をなすセグメントの
   一方へ転送されている間、前記対をなすセグメントの他
   方からデータを転送するための手段を有することを特徴
   とする回路。