JPS6314395A - 記憶回路 - Google Patents
記憶回路Info
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- JPS6314395A JPS6314395A JP61158575A JP15857586A JPS6314395A JP S6314395 A JPS6314395 A JP S6314395A JP 61158575 A JP61158575 A JP 61158575A JP 15857586 A JP15857586 A JP 15857586A JP S6314395 A JPS6314395 A JP S6314395A
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- 239000011159 matrix material Substances 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記！！回路に関し、特に指定された番地から連
続した複数個の番地のメモリ素子を時分割的に読出しあ
るいは書込み可能な記憶回路に関する。
続した複数個の番地のメモリ素子を時分割的に読出しあ
るいは書込み可能な記憶回路に関する。
近年、半導体を用いたランダムアクセス記憶回路は、集
積回路技術の進歩にともない記憶容量が大容量化される
とともに多様な機能を持つものが提案されてきている。
積回路技術の進歩にともない記憶容量が大容量化される
とともに多様な機能を持つものが提案されてきている。
このような記憶回路の１つとして、指定された番地の情
報１ビツトだけを読出しあるいは書込み可能な記憶回路
に対し、能率よく記憶回路を動作させるようにクロック
信号を連続して複数個与えるだけで指定された番地の情
報を含みこれに続く連続した複数個の番地の情報を時分
割で読出しあるいは書込み可能な記憶回路がすでに提案
されている。
報１ビツトだけを読出しあるいは書込み可能な記憶回路
に対し、能率よく記憶回路を動作させるようにクロック
信号を連続して複数個与えるだけで指定された番地の情
報を含みこれに続く連続した複数個の番地の情報を時分
割で読出しあるいは書込み可能な記憶回路がすでに提案
されている。
従来、この種の記憶回路は、例えば第３図に示すように
、８行×８列のマトリックス状に配置されそれぞれ“０
″、′１″、・・・、“６３゛番地に番地付けされたメ
モリ゛素子３１０と、マトリックスの行方向に配列され
た８本の行選択線４２０〜４２７と、これらの行選択線
４２０〜４２７を択一的に選択して駆動するための行ア
ドレス３３６を受けてデコードするアドレスデコーダ３
２１および行選択線４２０〜４２７のうちの１本を選択
して駆動する行駆動選択回路３２０からなる行駆動回路
３２２と、マトリックスの列方向に配列された８木の列
情報線４４０〜４４７と、上位装置より時分割的に送ら
れてくる書込み情ｔｌ！３４５を列アドレス３３８およ
び３３９に従い書込みセレクタ３４１で選択して書込み
レジスタ３４０に保持しこの書込みレジスタ３４０に接
続された列情報線４４０〜４４７に書込み動作時に加え
てメモリ素子３１０に書き込む列書込み回路３４２と、
メモリ素子３１０の読出し情報を列情報４！ ４４０〜
４４７を介して読出しレジスタ３５０に保持し列アドレ
ス３３８および３３９に従い読出しセレクタ３５１で選
択して上位装置に時分割的に読出し情報３５５を送る列
読出し回路３５２と、上位装置からのアドレス情報３３
５を受けて行アドレス３３６を保持する行アドレスレジ
スタ３３０と、列アドレス３３８および３３９を保持し
下位２ピントがカウンタ構成となっている列アドレスレ
ジスタ３３１と、上位装置からのクロック信号３６１お
よび動作指令信号３６２を受けて記憶回路の動作を制御
ｎする記憶制御回路３６０とから構成されている。
、８行×８列のマトリックス状に配置されそれぞれ“０
″、′１″、・・・、“６３゛番地に番地付けされたメ
モリ゛素子３１０と、マトリックスの行方向に配列され
た８本の行選択線４２０〜４２７と、これらの行選択線
４２０〜４２７を択一的に選択して駆動するための行ア
ドレス３３６を受けてデコードするアドレスデコーダ３
２１および行選択線４２０〜４２７のうちの１本を選択
して駆動する行駆動選択回路３２０からなる行駆動回路
３２２と、マトリックスの列方向に配列された８木の列
情報線４４０〜４４７と、上位装置より時分割的に送ら
れてくる書込み情ｔｌ！３４５を列アドレス３３８およ
び３３９に従い書込みセレクタ３４１で選択して書込み
レジスタ３４０に保持しこの書込みレジスタ３４０に接
続された列情報線４４０〜４４７に書込み動作時に加え
てメモリ素子３１０に書き込む列書込み回路３４２と、
メモリ素子３１０の読出し情報を列情報４！ ４４０〜
４４７を介して読出しレジスタ３５０に保持し列アドレ
ス３３８および３３９に従い読出しセレクタ３５１で選
択して上位装置に時分割的に読出し情報３５５を送る列
読出し回路３５２と、上位装置からのアドレス情報３３
５を受けて行アドレス３３６を保持する行アドレスレジ
スタ３３０と、列アドレス３３８および３３９を保持し
下位２ピントがカウンタ構成となっている列アドレスレ
ジスタ３３１と、上位装置からのクロック信号３６１お
よび動作指令信号３６２を受けて記憶回路の動作を制御
ｎする記憶制御回路３６０とから構成されている。
次に、このような従来の記憶回路において連続する４番
地のメモリ素子に対して読出し動作を行う場合について
、第４図に示すタイムチャートを参照しながら説明する
。なお、書込み動作の場合も同様の動作であり、読出し
動作から容易に類推できるものである。
地のメモリ素子に対して読出し動作を行う場合について
、第４図に示すタイムチャートを参照しながら説明する
。なお、書込み動作の場合も同様の動作であり、読出し
動作から容易に類推できるものである。
クロック信号Ｃ００では、動作指令信号３６２およびア
ドレス情報３３５じ６”番地）が上位装置より与えられ
、このアドレス情報３３５が行アドレスレジスタ３３０
および列アドレスレジスタ３３１に設定される。設定さ
れたアドレス情報３３５に従い行アドレスレジスタ３３
０からは行アドレス３３６（＠Ｏ’）が出力され、行駆
動回路３２２により行選択線４２０が選択されて、その
行選択線４２０上のメモリ素子３１０の１０″〜１７″
番地の情報が読み出され、読出しレジスタ３５０に設定
される。また、設定されたアドレス情報３３５に従い列
アドレスレジスタ３３１からは列アドレス３３８および
３３９じ６゛）が出力され、読出しセレクタ３５１が読
出しレジスタ３５０のうちの列情報線４４６に対応する
ものを選択する。この結果、メモリ素子３１０の“６”
番地の情報が読出し情報３５５として出力される。
ドレス情報３３５じ６”番地）が上位装置より与えられ
、このアドレス情報３３５が行アドレスレジスタ３３０
および列アドレスレジスタ３３１に設定される。設定さ
れたアドレス情報３３５に従い行アドレスレジスタ３３
０からは行アドレス３３６（＠Ｏ’）が出力され、行駆
動回路３２２により行選択線４２０が選択されて、その
行選択線４２０上のメモリ素子３１０の１０″〜１７″
番地の情報が読み出され、読出しレジスタ３５０に設定
される。また、設定されたアドレス情報３３５に従い列
アドレスレジスタ３３１からは列アドレス３３８および
３３９じ６゛）が出力され、読出しセレクタ３５１が読
出しレジスタ３５０のうちの列情報線４４６に対応する
ものを選択する。この結果、メモリ素子３１０の“６”
番地の情報が読出し情報３５５として出力される。
クロ７り信号Ｃｏｔでは、列アドレスレジスタ３３１の
下位２ビツトのカウンタが＋１されて列アドレスが′７
”となり、読出しセレクタ３５１によりメモリ素子３１
０の“７”番地の情報が出力される。
下位２ビツトのカウンタが＋１されて列アドレスが′７
”となり、読出しセレクタ３５１によりメモリ素子３１
０の“７”番地の情報が出力される。
同様に、クロック信号ＧＯ２およびＣＯ３では、列アド
レスレジスタ３３１の下位２ビツトがカウンタ構成にな
っているので、メモリ素子３１０の“４″番地および“
５”番地の情報が出力される。
レスレジスタ３３１の下位２ビツトがカウンタ構成にな
っているので、メモリ素子３１０の“４″番地および“
５”番地の情報が出力される。
クロック信号ＣＩＯでは、新たに動作指令信号３６２と
アドレス情報３３５（″２９″番地）とが上位装置より
与えられ、上述の動作と同様にアドレス情９３３５で指
定された番地を先頭に隣接する４番地の情報が連続して
読み出される。
アドレス情報３３５（″２９″番地）とが上位装置より
与えられ、上述の動作と同様にアドレス情９３３５で指
定された番地を先頭に隣接する４番地の情報が連続して
読み出される。
上述した従来の記憶回路は、任意の番地から連続して読
出しおよび書込みを行う場合に同一の行選択線からのメ
モリ素子の情報を限られた範囲の番地で読出しおよび書
込みすることしかできないようになっているので、行選
択線にまたがって任意の連続した番地の情報を読み出し
たり書き込んだりすることができないという欠点がある
。
出しおよび書込みを行う場合に同一の行選択線からのメ
モリ素子の情報を限られた範囲の番地で読出しおよび書
込みすることしかできないようになっているので、行選
択線にまたがって任意の連続した番地の情報を読み出し
たり書き込んだりすることができないという欠点がある
。
本発明の目的は、上述の点に鑑み、行選択線にまたがっ
て任意の連続した番地の情報を読み出したり書き込んだ
りすることができるようにした記憶回路を提供すること
にある。
て任意の連続した番地の情報を読み出したり書き込んだ
りすることができるようにした記憶回路を提供すること
にある。
本発明の記憶回路は、行方向に配列されたＭ（正整数）
本の行選択線と、列方向に配列されたＮ（正整数）本の
列情報線と、前記行選択線と前記列情報線との交点にＭ
行×Ｎ列のマトリックス状に配置されてそれぞれに番地
付けされたメモリ素子と、前記行選択線を択一的に選択
して前記行選択線上に配置された前記メモリ素子に対し
て情報の書込みおよび読出しを行う行駆動回路と、指定
された前記列情報線に書込み情報を与える手段および書
込み情報を保持する書込みレジスタを有する列書込み回
路と、前記列情報線からの読出し情報を保持する続出し
レジスタおよび指定された前記列情報線から読出し情報
を出力する手段を有する列読出し回路と、カウント信号
の入力毎にインクリメントされて前記行選択線を指定す
る行アドレスを前記行駆動回路に供給する行アドレスカ
ウンタと、カウント信号の入力毎にインクリメントされ
て前記列情報線を指定する列アドレスを前記列書込み回
路および前記列読出し回路に供給する列アドレスカウン
タと、前記行アドレスカウンタのキャリー信号に応じて
前記列アドレスカウンタにカウント信号を入力するアド
レス制御回路とを有する。
本の行選択線と、列方向に配列されたＮ（正整数）本の
列情報線と、前記行選択線と前記列情報線との交点にＭ
行×Ｎ列のマトリックス状に配置されてそれぞれに番地
付けされたメモリ素子と、前記行選択線を択一的に選択
して前記行選択線上に配置された前記メモリ素子に対し
て情報の書込みおよび読出しを行う行駆動回路と、指定
された前記列情報線に書込み情報を与える手段および書
込み情報を保持する書込みレジスタを有する列書込み回
路と、前記列情報線からの読出し情報を保持する続出し
レジスタおよび指定された前記列情報線から読出し情報
を出力する手段を有する列読出し回路と、カウント信号
の入力毎にインクリメントされて前記行選択線を指定す
る行アドレスを前記行駆動回路に供給する行アドレスカ
ウンタと、カウント信号の入力毎にインクリメントされ
て前記列情報線を指定する列アドレスを前記列書込み回
路および前記列読出し回路に供給する列アドレスカウン
タと、前記行アドレスカウンタのキャリー信号に応じて
前記列アドレスカウンタにカウント信号を入力するアド
レス制御回路とを有する。
本発明の記憶回路では、行方向に配列されたＭ（正整数
）本の行選択線と列方向に配列されたＮ（正整数）本の
列情報線との交点にメモリ素子がＭ行×Ｎ列のマトリッ
クス状にそれぞれに番地付けされて配置されており、行
駆動回路が行選択線を択一的に選択して行選択線上に配
置されたメモリ素子に対して情報の書込みおよび読出し
を行い、列書込み回路が指定された列情報線に書込み情
報を与え、列読出し回路が指定された列情報線から読出
し情報を出力し、行アドレスカウンタがカウント信号の
入力毎にインクリメントされて行選択線を指定する行ア
ドレスを行駆動回路に供給し、列アドレスカウンタがカ
ウント信号の入力毎にインクリメントされて列情報線を
指定する列アドレスを列書込み回路および列読出し回路
に供給し、アドレス制御回路が行アドレスカウンタのキ
ャリー信号に応じて列アドレスカウンタにカウント信号
を入力する。
）本の行選択線と列方向に配列されたＮ（正整数）本の
列情報線との交点にメモリ素子がＭ行×Ｎ列のマトリッ
クス状にそれぞれに番地付けされて配置されており、行
駆動回路が行選択線を択一的に選択して行選択線上に配
置されたメモリ素子に対して情報の書込みおよび読出し
を行い、列書込み回路が指定された列情報線に書込み情
報を与え、列読出し回路が指定された列情報線から読出
し情報を出力し、行アドレスカウンタがカウント信号の
入力毎にインクリメントされて行選択線を指定する行ア
ドレスを行駆動回路に供給し、列アドレスカウンタがカ
ウント信号の入力毎にインクリメントされて列情報線を
指定する列アドレスを列書込み回路および列読出し回路
に供給し、アドレス制御回路が行アドレスカウンタのキ
ャリー信号に応じて列アドレスカウンタにカウント信号
を入力する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示すブロック図である。
なお、本実施例では、説明の容易化のために８行×８列
のマトリックス状に配置されたメモリ素子を備える記憶
回路の場合について説明する。
のマトリックス状に配置されたメモリ素子を備える記憶
回路の場合について説明する。
第１図を参照すると、本発明の一実施例は、８行×８列
のマトリックス状に配置されそれぞれ“Ｏ”、“１”、
・・・、“６３”番地に番地付けされたメモリ素子１０
と、マトリックスの行方向に配列された８本の行選択！
１２０〜１２７と、これらの行選択線１２０〜１２７を
択一的に選択して駆動するための行アドレス３６を受け
てデコードするアドレスデコーダ２１および行選択＆１
１２０〜１２７のうちの１本を選択して駆動する行駆動
選択回路２０からなる行駆動回路２２と、マトリックス
の列方向に配列された８本の列情報線１４０〜１４７と
、上位装置より時分割的に送られてくる書込み情報４５
を列アドレス３８に従い書込みセレクタ４１で選択して
書込みレジスタ４０に保持しこの書込みレジスタ４０に
接続された列情報線１４０〜１４７に書込み動作時に加
えてメモリ素子１０に書き込む列書込み回路４２と、メ
モリ素子１０の読出し情報を列情Ｉ′！！線１４０〜１
４７を介して読出しレジスタ５０に保持し列アドレス３
８に従い読出しセレクタ５１で選択して上位装置に時分
割的に読出し情報５５を送る列読出し回路５２と、上位
装置からのアドレス情報３５を受けて行アドレス３６を
保持し＋１ずつ行アドレスを加算する機能をもつ行アド
レスカウンタ３０と、列アドレス３８を保持し＋１ずつ
列アドレスを加算する機能をもつ列アドレスカウンタ３
１と、上位装置からのクロック信号６１および動作指令
信号６２を受けて記憶回路の動作を制御する記憶制御回
路６０と、行アドレスカウンタ３０のキャリー信号３７
と列アドレスカウンタ３１のキャリー信号３９とを入力
し記憶制御回路６０からの制御信号６６により行アドレ
スカウンタ３０と列アドレスカウンタ３１とのカウント
動作を制御するアドレス制御回路７０とから構成されて
いる。
のマトリックス状に配置されそれぞれ“Ｏ”、“１”、
・・・、“６３”番地に番地付けされたメモリ素子１０
と、マトリックスの行方向に配列された８本の行選択！
１２０〜１２７と、これらの行選択線１２０〜１２７を
択一的に選択して駆動するための行アドレス３６を受け
てデコードするアドレスデコーダ２１および行選択＆１
１２０〜１２７のうちの１本を選択して駆動する行駆動
選択回路２０からなる行駆動回路２２と、マトリックス
の列方向に配列された８本の列情報線１４０〜１４７と
、上位装置より時分割的に送られてくる書込み情報４５
を列アドレス３８に従い書込みセレクタ４１で選択して
書込みレジスタ４０に保持しこの書込みレジスタ４０に
接続された列情報線１４０〜１４７に書込み動作時に加
えてメモリ素子１０に書き込む列書込み回路４２と、メ
モリ素子１０の読出し情報を列情Ｉ′！！線１４０〜１
４７を介して読出しレジスタ５０に保持し列アドレス３
８に従い読出しセレクタ５１で選択して上位装置に時分
割的に読出し情報５５を送る列読出し回路５２と、上位
装置からのアドレス情報３５を受けて行アドレス３６を
保持し＋１ずつ行アドレスを加算する機能をもつ行アド
レスカウンタ３０と、列アドレス３８を保持し＋１ずつ
列アドレスを加算する機能をもつ列アドレスカウンタ３
１と、上位装置からのクロック信号６１および動作指令
信号６２を受けて記憶回路の動作を制御する記憶制御回
路６０と、行アドレスカウンタ３０のキャリー信号３７
と列アドレスカウンタ３１のキャリー信号３９とを入力
し記憶制御回路６０からの制御信号６６により行アドレ
スカウンタ３０と列アドレスカウンタ３１とのカウント
動作を制御するアドレス制御回路７０とから構成されて
いる。
なお、符号６５および７４は制御信号、７２および７３
はカウント信号をそれぞれ示す。
はカウント信号をそれぞれ示す。
次に、このように構成された本実施例の記憶回路の動作
について説明する。ここでは、連続する番地のメモリ素
子に対する読出し動作を行う場合について、第２図に示
すタイムチャートを参照しながら説明する。なお、書込
み動作の場合も同様の動作であり、読出し動作から容易
に類推できるものである。
について説明する。ここでは、連続する番地のメモリ素
子に対する読出し動作を行う場合について、第２図に示
すタイムチャートを参照しながら説明する。なお、書込
み動作の場合も同様の動作であり、読出し動作から容易
に類推できるものである。
クロック信号Ｃ００では、動作指令信号６２およびアド
レス情報３５（“６”番地）が上位装置より与えられ、
そのアドレス情報３５が行アドレスカウンタ３０および
列アドレスカウンタ３１に設定される。
レス情報３５（“６”番地）が上位装置より与えられ、
そのアドレス情報３５が行アドレスカウンタ３０および
列アドレスカウンタ３１に設定される。
設定されたアドレス情報３５に従い行アドレスカウンタ
３０からは行アドレス３６じ０″）が出力され、行駆動
回路２２により行選択線１２０が選択され、その行選択
線１２０上のメモリ素子１０の“０１〜″７″番地の情
報が読み出され、読出しレジスタ５０に設定される。ま
た、設定されたアドレス情報３５に従い列アドレスカウ
ンタ３１からは列アドレス３８（“６”）が出力され、
読出しセレクタ５１が読出しレジスタ５０のうちの列情
報線１４６に対応するものを選択する。この結果、メモ
リ素子ＩＯの“６”番地の情報が読出し情報５５として
出力される。
３０からは行アドレス３６じ０″）が出力され、行駆動
回路２２により行選択線１２０が選択され、その行選択
線１２０上のメモリ素子１０の“０１〜″７″番地の情
報が読み出され、読出しレジスタ５０に設定される。ま
た、設定されたアドレス情報３５に従い列アドレスカウ
ンタ３１からは列アドレス３８（“６”）が出力され、
読出しセレクタ５１が読出しレジスタ５０のうちの列情
報線１４６に対応するものを選択する。この結果、メモ
リ素子ＩＯの“６”番地の情報が読出し情報５５として
出力される。
クロック信号ＣＯＩでは、列アドレスカウンタ３１がア
ドレス制御回路７０により＋１されて列アドレス３８が
１７″となり、読出しセレクタ５１によりメモリ素子１
０の“７″番地の情報が出力される。
ドレス制御回路７０により＋１されて列アドレス３８が
１７″となり、読出しセレクタ５１によりメモリ素子１
０の“７″番地の情報が出力される。
クロック信号ＣＯ２では、列アドレスカウンタ３１が＋
１されて列アドレス３８が“０”となり、その際にキャ
リー信号３９がアドレス制御回路７０に入力され、アド
レス制御回路７０からのカウント信号７３により行アド
レスカウンタ３０が＋１されて行アドレスが“ｌ″とな
る。このため、行駆動回路２２により行選択線１２１（
行アドレス“１”）が選択され、その行選択線１２１上
のメモリ素子１０の８”〜“１５”番地の情報が読み出
され、読出しレジスタ５０に設定される０列アドレスカ
ウンタ３１で指定される列アドレス３８により、読出し
セレクタ５１が読出しレジスタ５０のうちの列情報線１
４０（列アドレス“０”）に対応するものを選択し、メ
モリ素子１０の“８”番地の情報を読出し情報５５とし
て出力する。
１されて列アドレス３８が“０”となり、その際にキャ
リー信号３９がアドレス制御回路７０に入力され、アド
レス制御回路７０からのカウント信号７３により行アド
レスカウンタ３０が＋１されて行アドレスが“ｌ″とな
る。このため、行駆動回路２２により行選択線１２１（
行アドレス“１”）が選択され、その行選択線１２１上
のメモリ素子１０の８”〜“１５”番地の情報が読み出
され、読出しレジスタ５０に設定される０列アドレスカ
ウンタ３１で指定される列アドレス３８により、読出し
セレクタ５１が読出しレジスタ５０のうちの列情報線１
４０（列アドレス“０”）に対応するものを選択し、メ
モリ素子１０の“８”番地の情報を読出し情報５５とし
て出力する。
クロック信号ＣＯ３以降は、上述の動作と同様に連続し
た番地の情報が順次読み出される。クロック信号ＣＯ９
では、メモリ素子１０の“１５”番地の情報が読み出さ
れる。
た番地の情報が順次読み出される。クロック信号ＣＯ９
では、メモリ素子１０の“１５”番地の情報が読み出さ
れる。
クロック信号ＣＩＯでは、動作指令信号６２および新し
いアドレス情報３５じ２９″番地）が上位装置より与え
られ、クロック信号Ｃ００のときと同様に新たな番地の
情報が読み出され、以降それに連続した番地の情報が読
み出される。
いアドレス情報３５じ２９″番地）が上位装置より与え
られ、クロック信号Ｃ００のときと同様に新たな番地の
情報が読み出され、以降それに連続した番地の情報が読
み出される。
以上説明したように本発明は、行アドレスカウンタと列
アドレスカウンタとを設はクロック信号が入力する毎に
順次行アドレスカウンタと列アドレスカウンタとのカウ
ントアツプを制御することにより、指定された番地から
連続した番地を順次任意の番地数だけ書き込んだり読み
出したりすることが可能になるという効果がある。
アドレスカウンタとを設はクロック信号が入力する毎に
順次行アドレスカウンタと列アドレスカウンタとのカウ
ントアツプを制御することにより、指定された番地から
連続した番地を順次任意の番地数だけ書き込んだり読み
出したりすることが可能になるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示した記憶回路の動作を示すタイムチャート、 第３図は従来の記憶回路の一例を示すブロック図、 第４図は第３図に示した記憶回路の動作を示すタイムチ
ャートである。 図において、 １０・・・メモリ素子、 ２０・・・行駆動選択回路、 ２１・・・アドレスデコーダ、 ２２・・・行駆動回路、 ３０・・・行アドレスカウンタ、 ３１・・・列アドレスカウンタ、 ３５・・・アドレス情報、 ３６・・・行アドレス、 ３７・・・キャリー信号、 ３８・・・列アドレス、 ３９・・・キャリー信号、 ４０・・・書込みレジスタ、 ４１・・・書込みセレクタ、 ４２・・・列書込み回路、 ４５・・・書込み情報、 ５０・・・読出しレジスタ、 ５１・・・読出しセレクタ、 ５２・・・列読出し回路、 ５５・・・読出し情報、 ６０・・・記憶制御回路、 ６１・・・クロック信号、 ６２・・・動作指令信号、 ６５．６６．７４・・・制御信号、 ７０・・・アドレス制御回路、 ７２、７３ ・・・・カウント信号、 １２０〜１２７ ・・行選択線、 １４０〜１４７ ・・列情Ｉ４線である。
第１図に示した記憶回路の動作を示すタイムチャート、 第３図は従来の記憶回路の一例を示すブロック図、 第４図は第３図に示した記憶回路の動作を示すタイムチ
ャートである。 図において、 １０・・・メモリ素子、 ２０・・・行駆動選択回路、 ２１・・・アドレスデコーダ、 ２２・・・行駆動回路、 ３０・・・行アドレスカウンタ、 ３１・・・列アドレスカウンタ、 ３５・・・アドレス情報、 ３６・・・行アドレス、 ３７・・・キャリー信号、 ３８・・・列アドレス、 ３９・・・キャリー信号、 ４０・・・書込みレジスタ、 ４１・・・書込みセレクタ、 ４２・・・列書込み回路、 ４５・・・書込み情報、 ５０・・・読出しレジスタ、 ５１・・・読出しセレクタ、 ５２・・・列読出し回路、 ５５・・・読出し情報、 ６０・・・記憶制御回路、 ６１・・・クロック信号、 ６２・・・動作指令信号、 ６５．６６．７４・・・制御信号、 ７０・・・アドレス制御回路、 ７２、７３ ・・・・カウント信号、 １２０〜１２７ ・・行選択線、 １４０〜１４７ ・・列情Ｉ４線である。
Claims (1)
- 【特許請求の範囲】 行方向に配列されたＭ（正整数）本の行選択線と、 列方向に配列されたＮ（正整数）本の列情報線と、 前記行選択線と前記列情報線との交点にＭ行×Ｎ列のマ
トリックス状に配置されてそれぞれに番地付けされたメ
モリ素子と、 前記行選択線を択一的に選択して前記行選択線上に配置
された前記メモリ素子に対して情報の書込みおよび読出
しを行う行駆動回路と、 指定された前記列情報線に書込み情報を与える手段およ
び書込み情報を保持する書込みレジスタを有する列書込
み回路と、 前記列情報線からの読出し情報を保持する読出しレジス
タおよび指定された前記列情報線から読出し情報を出力
する手段を有する列読出し回路と、カウント信号の入力
毎にインクリメントされて前記行選択線を指定する行ア
ドレスを前記行駆動回路に供給する行アドレスカウンタ
と、 カウント信号の入力毎にインクリメントされて前記列情
報線を指定する列アドレスを前記列書込み回路および前
記列読出し回路に供給する列アドレスカウンタと、 前記行アドレスカウンタのキャリー信号に応じて前記列
アドレスカウンタにカウント信号を入力するアドレス制
御回路と、 を有することを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158575A JPS6314395A (ja) | 1986-07-04 | 1986-07-04 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158575A JPS6314395A (ja) | 1986-07-04 | 1986-07-04 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6314395A true JPS6314395A (ja) | 1988-01-21 |
Family
ID=15674683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61158575A Pending JPS6314395A (ja) | 1986-07-04 | 1986-07-04 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6314395A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04245347A (ja) * | 1990-08-31 | 1992-09-01 | Internatl Business Mach Corp <Ibm> | デイジタル処理システム |
| US6225741B1 (en) | 1996-03-29 | 2001-05-01 | Kabushiki Kaisha Toshiba | Package film for EL panel, its manufacture, and EL panel and LCD module employing the film |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS61104391A (ja) * | 1984-10-23 | 1986-05-22 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-07-04 JP JP61158575A patent/JPS6314395A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5956276A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS61104391A (ja) * | 1984-10-23 | 1986-05-22 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04245347A (ja) * | 1990-08-31 | 1992-09-01 | Internatl Business Mach Corp <Ibm> | デイジタル処理システム |
| US6225741B1 (en) | 1996-03-29 | 2001-05-01 | Kabushiki Kaisha Toshiba | Package film for EL panel, its manufacture, and EL panel and LCD module employing the film |
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