JPH0443354B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記録回路に関し、特に指定された番地
から連続した複数個の番地のメモリ素子を時分割
的に読出しあるいは書込み可能な記憶回路に関す
る。

〔従来の技術〕

近年、半導体を用いたランダムアクセス記憶回
路は集積回路の進歩に伴い、記録容量の大容量化
とともに、多様な機能を持つものが、提案されて
いる。そのうち、指定された番地の情報１ビツト
だけを読出しあるいは書込可能な記憶回路に対
し、さらに動作クロツクを連続して複数個与える
だけで指定された番地の情報を含みこれに続く連
続した複数個の番地の情報を時分割で読出あるい
は書込可能な記憶回路が提案され、能率よく記憶
回路を動作させるようにしているものがある。

この種の従来の記憶回路は、第３図に示すよう
に８行×８列のマトリツクスの場合で８行×８列
のマトリツクス状に配置され、各々０、１、…、
63に番地付けされたメモリ素子３１０と、マトリ
ツクスの行方向に配列された８個の行選択線４２
０〜４２７と、これらを択一的に選択・駆動する
行駆動回路３２０と、マトリツクスの列方向に配
列された８個の列情報線４４０〜４４７と、これ
らを択一的に選択して、これらに対して夫々書込
み及び読出しの動作を実行する列書込回路３４０
及び列読出回路３５０と、上位装置からのアドレ
ス情報３６５を蓄積し、これらを行アドレス線３
６１及び列アドレス線３６２に出力するアドレス
レジスタ３６０と、上位装置からの制御情報３７
５を受取り、書込読出制御部３８０に動作パネル
３７１を送出する記憶制御部３７０と、アドレス
レジスタ３６０から列アドレス線３６２を介して
列アドレスを受取つてこれを記憶し、記憶制御部
から動作パルス３７１を受取るごとにこの列アド
レスを１づつ増加させ、その結果を列アドレス線
３７２を介して列書込回路３４０及び列読出回路
３５０に与える書込読出制御部３８０とから構成
される。

この従来の記憶回路においては第４図に示した
タイムチヤートのように06番地から06番地を含ん
で連続する４番地のメモリ素子に対する読出しの
動作について説明する。なお書込みの場合も全く
同様の動作であり、読出しの場合から容易に類推
できるものである。

まずアドレスレジスタ３６５に蓄積された行ア
ドレス“０”と列アドレス“６”が夫々行アドレ
ス線３６１及び列アドレス線３６２を介して夫々
行駆動回路３２０と書込読出制御部３８１に与え
られる。行駆動回路３２０は行アドレス“０”を
デコードし行選択線４２０を選択駆動する。書込
読出制御部３８０は列アドレス“６”を記憶す
る。記憶制御部３７０から送出される動作クロツ
ク３７１を受取り、この列アドレス“６”を列ア
ドレス線３８２を介して列読出回路３５０に与え
る。以後一定の時間間隔ｔで動作クロツク３７１
を受取るごとにその記憶内容を１づつ増加させ、
その記憶内容“７”“０”“１”を列アドレス線３
８２を介して列読出回路３５０に与える。列読出
回路３５０はこの列アドレスを順次デコードし
て、列情報線４４６，４４７，４４０，４４１を
順次選択し、既に選択されている行選択線４２０
との交点である番地６、７、０、１のメモリ素子
の内容を順次読出して読出情報３５５として上位
装置に送出する。

〔発明が解決しようとする問題点〕

上述した従来の記憶回路は任意の番地から特定
の長さのデータを連続して読出、書込する場合に
同一行選択線からのメモリ素子情報を読出書込す
ることに限られ、次の行選択線のメモリ素子情報
にまたがつての読出、書込ができないという欠点
があつた。

〔問題点を解決するための手段〕

本発明の記憶回路は行方向に配列されたＭ個
（０、１、…、Ｍ−１）の行選択線と、 列方向に配列されたＮ個（０、１、…、Ｎ−
１）の列情報線と、 前記行選択線及び列情報線の交点にＭ行×Ｎ列
（共に偶数）のマトリツクス状に配置され夫々に
番地付けされたメモリ素子と、該メモリ素子の一
つの番地を指定する行アドレスと列アドレスから
成るアドレスを蓄積するアドレスレジスタと、前
記行アドレス及び列アドレスを夫々デコードする
アドレスデコーダ並びに前記アドレスデコーダの
出力により、前記行選択線を択一的に選択する選
択回路を有する行駆動回路と、前記列情報線に択
一的に書込情報を与える書込選択回路を有する列
書込回路と、前記列情報線から択一的に読出情報
を読出す読出選択回路を有する列読出回路とを有
する記憶回路であつて、前記Ｎ個の列情報線を
夫々上位列情報線（０〜Ｎ／２−１）及び下位列
情報線（Ｎ／２〜Ｎ−１）に分類し、前記上位列
情報線と交差する第１の行選択線及び前記下位列
情報線と交差する第２の行選択線に分割した行選
択線と、前記第１の行選択線を選択・駆動し、前
記アドレスデコーダ及び選択回路の間にあつて、
上位列を選択する列アドレスの場合は前記アドレ
スデコーダの出力をそのまゝ前記選択回路に与
え、下位列を選択する列アドレスの場合は前記ア
ドレスデコーダの出力をシフトさせて次の行アド
レスを前記選択回路に与えるローテイトシフト回
路を有する第１の行駆動回路と、前記第２の行選
択線を選択・駆動する第２の行駆動回路とを含ん
でいる。

〔実施例〕

次に本発明の実施例について図面を参照して説
明する。

第１図は本発明の一実施例を示すブロツク図で
ある。本実施例では簡単のために、８行×８列の
マトリツクスの場合について説明する。

第１図において本発明の一実施例は、８行×８
列のマトリツクス状に配列され、各々０、１…、
63に番地付けされたメモリ素子１０を有してお
り、このメモリ素子は、マトリツクスの列方向に
配列された８列の列情報線１４０〜１４７に接続
されている。列情報線１４０〜１４７は、この列
情報線の一つを択一的に選択してこれに書込情報
４５を書込む列書込回路４０と、この列情報線の
一つを択一的に選択してこれから読出情報５５を
読出す列読出回路５０とに接続されている。列書
込回路４０と列読出回路５０は、列アドレス線８
２を介して書込読出制御部８０に接続されてい
る。８個の列情報線１４０〜１４７は夫々４個づ
つ上位列情報線１４０〜１４３及び下位列情報線
１４４〜１４７に分類され、夫々上位列選択アド
レス及び下位列選択アドレスで選択されるように
構成されている。

メモリ素子１０は更にマトリツクスの行方向に
配列された上位列情報線１４０〜１４３に交差す
る８個の第１の行選択線１２０〜１２７と、下位
列選択線１４４〜１４７に交差する８個の第２の
行選択線１３０〜１３７とに接続されている。第
１の行選択線１２０〜１２７及び第２の行選択線
１３０〜１３７は、夫々のうちの一つを夫々択一
的に選択して駆動する第１の行駆動回路２０及び
第２の行駆動回路３０とに接続されている。この
第１の行駆動回路２０及び第２の行駆動回路３０
は行アドレス線６１を介してアドレスレジスタ６
０に接続されている。このアドレスレジスタは、
上位装置（図示せず）から行アドレス及び列アド
レスから成るアドレス情報６５を受取つて蓄積
し、これらを夫々行アドレス線６１及び列アドレ
ス線６２に出力するように構成されている。

記憶制御部７０は、行駆動制御部２４及び書込
読出制御部８０に接続されていて、上位装置から
書込読出制御信号及び動作クロツクを含む制御情
報７５を受取つて、記憶回路の各部へ制御信号、
動作クロツク等を送出するように構成されてい
る。書込読出制御部８０は、アドレスレジスタ６
０からの列アドレス線６２及び記憶制御部７０か
ら制御信号線７１を介して動作クロツクを入力
し、列アドレス線８２を出力するように構成され
ている。行駆動制御部２４は、アドレスレジスタ
６０からの列アドレス線６２及び記憶制御部７０
から制御信号線７２を介して制御信号を入力し、
行駆動回路２０を制御するように構成されてい
る。

行駆動回路２０は、アドレスデコーダ２１と、
行駆動選択回路２２と、これらの間にあるローテ
イトシフト回路２３とを有し、アドレスレジスタ
６０から行アドレス線６１を介して受取つた行ア
ドレスをデコードし、行選択線１２０〜１２７の
一つを択一的に選択し、駆動する機能を有してい
る。

この選択の際、アドレスレジスタ６０の列アド
レス線６２上の列アドレスと、記憶制御部７０か
らの制御信号７２とにより動作する行駆動制御部
２４の出力により、ローテイシフト回路２３のオ
ン・オフが制御され、列アドレスが上位列選択ア
ドレスの場合は、ローテイシフト回路２３はオフ
となり、デコードされた行アドレスに対応する行
選択線を選択し、列アドレスが下位列選択アドレ
スの場合は、ローテイシフト回路２３はオンとな
り、デコードされた行アドレスの次の行アドレス
に対応する行選択線を選択（なお行アドレス７の
次は行アドレス０に戻る。）するよう構成されて
いる。

行駆動回路３０はアドレスデコーダ３１と、行
駆動選択回路３２とを有し、アドレスレジスタ６
０から行アドレス線６１を介して受取つた行アド
レスをデコードし、行選択線１３０〜１３７の一
つを択一的に選択し駆動する機能を有している。

列書込回路４０は、アドレスデコーダ４１と、
書込選択回路４２とを有し、書込読出制御部８０
から列アドレス線８２を介して受取つた列アドレ
スをデコードし、列情報線１４０〜１４７の一つ
を択一的に選択してこの選択された列情報線と前
記行駆動回路２０又は３０で夫々選択された行選
択線１２０〜１２７の一つ又は１３０〜１３７の
一つとの交点のメモリ素子に上位装置から受取つ
た書込情報４５を書込む機能を有している。

列読出回路５０は、アドレスデコーダ５１と、
読出選択回路５２とを有し、書込読出制御部８０
から列アドレス線８２を介して受取つた列アドレ
スをデコードし、列情報線１４０〜１４７の一つ
を択一的に選択してこの選択された列情報線と前
記行駆動回路２０又は３０で夫々選択された行選
択線１２０〜１２７の一つ又は１３０〜１３７の
一つとの交点のメモリ素子から情報を読出して、
この読出情報５５を上位装置に送出する機能を有
している。

書込読出制御部８０は、アドレスレジスタ６０
から列アドレス線６１を介して列アドレスを受取
つてこれを記憶し、記憶制御部７０から、制御信
号線７１を介して動作クロツクが与えられる度
に、この列アドレスを１づつ増加させる（なお列
アドレス７の次は列アドレス０に戻る。）機能を
有し、この結果を列アドレス線８２を介して列書
込回路４０及び列読出回路５０に供給し、アドレ
ス情報６５の列アドレスで指定される番地から連
続した複数個の番地のメモリ素子を時分割的に書
込みあるいは読出し、可能なように構成されてい
る。

第２図は本発明の一実施例の動作を示すタイ
ム・チヤートである。

第２図において、本発明の一実施例について、
06番地から06番地を含んで連続する４番地のメモ
リ素子に対する読出しの動作について説明する。
なお、書込みの場合も全く同様の動作であり、読
出しの場合から容易に類推できるものである。

先ず上位装置からアドレス情報６５として
“06”がアドレスレジスタ６０に与えられ、蓄積
される。アドレスレジスタ６０はこのアドレス情
報６５を行アドレス“０”と列アドレス“６”に
分解し、これらを夫々行アドレス線６１及び列ア
ドレス線６２に出力する。

行アドレス“０”は行駆動回路２０及び行駆動
回路３０に夫々入力される。行駆動回路２０では
アドレスデコーダ２１で“０”をデコードする。

一方行駆動制御部２４は列アドレス“６”を入
力し、これが下位列選択アドレスであることを解
読してローテイトシフト回路２３をオンに動作さ
せる。この結果行駆動選択回路２２は次の行アド
レス“１”に相当する行選択線１２１を選択駆動
する。

行駆動回路３０ではアドレスデコーダ３１で
“０”をデコードし、行駆動選択回路３２は行選
択線１３０を選択駆動する。

書込読出制御部８０はアドレスレジスタ６０か
ら列アドレス線６２を介して列アドレス“６”を
与えられ、これを記憶する。上位装置からは動作
クロツクが制御信号７５として記憶制御部７０に
一定の時間間隔ｔで４個与えられる。

記憶制御部７０は書込読出制御部８０に制御信
号線７１を介して前記の動作クロツクと同一の動
作クロツクC0、C1、C2、C3を与え読出しの動作
を開始させる。

書込読出制御部８０は記憶制御部７０から動作
クロツクC0を受取ると、記憶していた列アドレ
ス“６”を列アドレス線８２を介して列読出回路
５０に与える。列読出回路５０ではアドレスデコ
ーダ５１で“６”デゴードし、読出選択回路５２
が列情報線１４６を選択する。行駆動回路３０が
既に行選択線１３０を選択駆動しているのでこの
交点である６番地が選択駆動され、その内容が読
出されて読出情報５５として上位装置に送出され
る。

次に読出書込制御部８０が動作クロツクC1を
受取ると記憶していた列アドレスに１を加えた
“７”を新しい列アドレスとして前記の動作を繰
返し、列情報線１４７と行選択線１３０の交点で
ある７番地の内容が読出されて読出情報５５とし
て上位装置に送出される。

次に読出書込制御部８０が動作クロツクC2を
受取ると、記憶していた列アドレスに１を加えた
“０”を新しい列アドレスとして前記の動作を繰
返し、列情報線１４０と行駆動回路２０により既
に選択・駆動されている行選択線１２１との交点
である８番地の内容が読出されて読出情報５５と
して上位装置に送出される。

更に読出書込制御部８０が動作クロツクC3を
受取ると、記憶していた列アドレスに１を加えた
“１”を新しい列アドレスとして前記の動作を繰
返し列情報線１４１と行選択線１２１との交点で
ある９番地の内容が読出されて読出情報５５とし
て上位装置に送出される。

〔発明の効果〕

以上説明したように本発明は行選択線を２分割
し、その一方を駆動する行駆動回路にローテイト
シフト回路を付加して、指定された番地から連続
した番地のメモリ素子の読出、書込を次の行にま
たがつて行なえるように構成することにより、任
意の番地から特定の長さのデータを一つの指令で
連続して得ることを可能にした記憶回路を供給で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は本発明の一実施例におけるタイムチヤー
トを示す図、第３図は従来の記憶回路を示すブロ
ツク図、第４図は従来の記憶回路におけるタイム
チヤートを示す図である。 １０……メモリ素子、２０，３０……行駆動回
路、２１，３１……アドレスデコーダ、２２，３
２……行駆動選択回路、２３……ローテイトシフ
ト回路、２４……行駆動制御部、４０……列書込
回路、５０……列読出回路、４１，５１……アド
レスデコーダ、４２……書込選択回路、４５……
書込情報、５２……読出選択回路、５５……読出
情報、６０……アドレスレジスタ、６１……行ア
ドレス線、６２……列アドレス線、７０……記憶
制御部、７１，７２……制御信号線、７５……制
御情報、８０……書込読出制御部、８２……列ア
ドレス線、１２０〜１２７，１３０〜１３７……
行選択線、１４０〜１４７……列情報線。

Claims (1)

1. 【特許請求の範囲】 １ 行方向に配列されたＭ個（０、１、…、Ｍ−
   １）の行選択線と、 列方向に配列されたＮ個（０、１、…、Ｎ−
   １）の列情報線と、 前記行選択線及び列情報線の交点にＭ行×Ｎ列
   （共に偶数）のマトリツクス状に配置され夫々に
   番地付けされたメモリ素子と、該メモリ素子の一
   つの番地を指定する行アドレスと列アドレスから
   成るアドレスを蓄積するアドレスレジスタと、前
   記行アドレス及び列アドレスを夫々デコードする
   アドレスデコーダ並びに前記アドレスデコーダの
   出力により、前記行選択線を択一的に選択する選
   択回路を有する行駆動回路と、前記列情報線に択
   一的に書込情報を与える書込選択回路を有する列
   書込回路と、前記列情報線から択一的に読出情報
   を読出す読出選択回路を有する列読出回路とを有
   する記憶回路において、 前記Ｎ個の列情報線を夫々上位列情報線（０〜
   Ｎ／２−１）及び下位列情報線（Ｎ／２〜Ｎ−
   １）に分類し、前記上位列情報線と交差する第１
   の行選択線及び前記下位列情報線と交差する第２
   の行選択線に分割した行選択線と、前記第１の行
   選択線を選択・駆動し、前記アドレスデコーダ及
   び選択回路の間にあつて、上位列を選択する列ア
   ドレスの場合は前記アドレスデコーダの出力をそ
   のまゝ前記選択回路に与え、下位列を選択する列
   アドレスの場合は前記アドレスデコーダの出力を
   シフトさせて次の行アドレスを前記選択回路に与
   えるローテイトシフト回路を有する第１の行駆動
   回路と、前記第２の行選択線を選択・駆動する第
   ２の行駆動回路とを含み、前記アドレスで指定さ
   れた番地から行をまたがつて連続した複数個の番
   地の前記メモリ素子を時分割的に読出しあるいは
   書込み可能にしたことを特徴とする記録回路。