KR850002694A - 비데오 그래픽 다이내믹 램 - Google Patents

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KR850002694A
KR850002694A KR1019840005649A KR840005649A KR850002694A KR 850002694 A KR850002694 A KR 850002694A KR 1019840005649 A KR1019840005649 A KR 1019840005649A KR 840005649 A KR840005649 A KR 840005649A KR 850002694 A KR850002694 A KR 850002694A
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제이. 보스 도날드
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빈센트 제이. 로오니
모터로라 인코오포레이티드
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Abstract

내용 없음

Description

비데오 그래픽 다이내믹 램
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 CRT 디스플레이를 제어하는데 필요한 회로의 일부를 예시한 블록선도. 제2도는 제1도의 시스템에 유용한 본 발명의 한 실시예에 대한 블록선도. 제3도는 제1도의 시스템에 유용한 본 발명의 다른 실시예에 대한 블록선도.

Claims (10)

  1. 표준 메모리 어레이와, 표준 메모리에 결합되어 표준 메모리부터 나온 데이타를 일시 기억하기 위한 복수의 데이타 비트를 래치할 수 있는 래치와, 래치에 결합되어 래치에 일시 기억된 데이타를 수신하기 위한 복수의 데이타 비트를 기억할 수 있는 시프트 래지스터와, 시프트 래지스터로부터 선정된 데이타 비트를 선택하기 위해 시프트 레지스터에 결합되고 시프트레지스 터로부터의 출력을 선정된 데이타 비트로써 시작하는 메모리의 출력핀에 순차적으로 결합하는 멀티 플랙서를 구비한 것을 특징으로 하는 출력 데이타를 고속으로 제공할 수 있는 모노리틱 메모리.
  2. 제1항에 있어서, 선정된 데이타 비트를 선택하도록 멀티플랙서에 명령하기 위한 수단을 아울러 구비하며, 상기 명령용 수단이 디코더이고, 표준 메모리가 다이내믹랜 덩 액세스 메모리(RAM)인 메모리.
  3. 제1항에 있어서, 래치와 시프트 래지스터가 각각 동일한 수의 데이타 비트들을 취급하므로 각 경우의 수가 정수 n에 일치하며, 멀티플랙서가 n 대 1멀티플랙서로 되어 있는 메모리.
  4. 제3항에 있어서, n이 256인 메모리.
  5. 제1일시기억부에서 선정된 비트수를 갖는 데이타 블록을 래치하는 단계와, 데이타 블록을 제1일시기억부로부터 제2일시 기억부로 로오드 하는 단계와, 제2기억부에서 그데이타 블록의 특정 비트를 선택하여 먼저 자리이동시키고 데이타를 제2기억부로부터 순차적으로 자리이동 시키는 것을 계속하는 단계를 포함하는 것을 특징으로 하는 메모리로부터 데이타를 고속으로 읽어내는 방법.
  6. 제5항에 있어서, 데이타가 제2일시 기억부로부터 자리이동될 동안 메모리에서 데이타를 정상적으로 읽거나/써넣는 단계와, 데이타가 제2일시 기억부로부터 자리이동되는 시간동안 제1기억부에서 다른 데이타 블록을 래치하는 단계를 아울러 포함하는 방법.
  7. 최소한 하나의 메모리 시스템과 비데오디스플레이 시스템의 제어 동작을 위한 제어기를 갖춘 비데오디스플레이 시스템에 있어서, 상기 메모리 시스템이 최소한 하나의 데이타열을 기억하기 위한것으로서 제어기로부터의 제1명령에 따라서 로오드 되는 래치와, 제어기로 부터의 제2명령에 따라 래치로부터 데이타열을 수신하기 위해 래치에 결합된 제1수단과, 제1수단으로부터 데이타를 직렬로 자리이동시키는 것을 시작하도록 제1수단에서 선정된 비트를 선택하기 위한 제2수단을 구비한 것을 특징으로 하는 비데오 디스플레이 시스템.
  8. 제7항에 있어서, 제2수단이 선정된 비트의 어드레스를 일시기억하기 위한 어드레스 래치와 일시 기억된 어드레스를 해독하기 위한 해독기와, 제1수단으로부터 데이타를 직렬로 결합하기 위해디코더에 의해 제어되는 복수의 제어가능한 수단을 구비하고 이 있는 비데오 디스플레이 시스템.
  9. 집적 회로 칩상에 위치한 고속 메모리의 아키텍취에 있어서, 상기 집적회로가 표준 다이내믹 랜덤 액세스 메모리(RAM)외에도 RAM으로부터 데이타 블록은 일시 기억하기 위한 제1수단과, 래치로 부터 데이타 블록을 제어가능하게 수신하기 위해 래치에 결합된 제2수단과, 데이타 블록내의 선정된 데이타 비트에 대한 어드레스를 일시 기억하기 위한 일시 기억부와, 선정된 비트의 어드레스를 해독하기 위해 일시 기억부에 결합된 디코더와 제2수단 및 선정된 데이타 비트로써 시작하도록 디코더의 명령에 따라 제2수단의 데이타를 출력시키는 디코더에 결합되는 한 편 데이타가 제2수단으로부터 출력되고 있는 시간동안 RAM으로 하여금 정상적으로 써 넣어지고 읽혀질 수 있게하는 제3수단을 갖추고 있는 것을 특징으로 하는 고속 메모리의 아키텍취.
  10. 제9항에 있어서, 일시 기억부와 디코더 사이에 위치한 카운터를 아울러 구비하여, 제1 및 제2수단은 래치로 되어 있고 제3수단은 디코더에 의해 개별적으로 제어되는 복수의 제어가능한 게이트이며, 제1수단은 래치이고 제2수단은 시프트 래지스터이고 제3수단은 멀티플렉서인 고속 메모리의 아키텍취.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840005649A 1983-09-15 1984-09-15 비데오 그래픽 다이내믹 램 KR850002694A (ko)

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