JPH08505244A - ウィンドウ動作用に設計されたフレーム・バッファ・システムにおいてスクロール・レートを増大させる方法及び装置 - Google Patents

Abstract

(57)【要約】 メモリ・アレイ、メモリ・アレイをアクセスする回路、アレイから同時に読み出すことができる、アレイの１行の画素の大部分に相当する複数の画素値を、それぞれストアすることができる複数のラッチ及びラッチにストアされたデータをアレイの行のメモリ・セルに同時に書き込む回路を含むフレーム・バッファであって、１行の画素が、最小の時間でアレイのバスに読み書きできる。

Description

【発明の詳細な説明】ウィンドウ動作用に設計されたフレーム・バッファ・システムにおいてスクロー ル・レートを増大させる方法及び装置 発明の背景発明の分野 本発明は、コンピュータ・システムに関し、特に出力表示装置に表示するため のデータをストアするフレーム・バッファにおいて、画素データをある行から他 の行へ書き込む非常に速いモードを提供する方法と装置に関する。従来技術の歴史 卓上コンピュータの動作速度を増大させる重要な問題の１つは、情報を出力表 示装置に転送するレートを増大させる方法を見つけることであった。現在利用可 能なデータ提示の様々な形態は、おびただしい量のデータを転送する必要がある 。例えば、もしコンピュータの出力表示モニタが、スクリーン上に１０２４×７ ８０画素を表示するカラー・モードで動作し、そのモードが、各画素を定義する のに３２ビットを使用するものであると、表示する各フレーム毎に合計２５００ 万ビット以上の情報をスクリーンに対して転送しなければならない。一般に、１ 秒間に６０フレームが表示され、１秒間に１５億ビット以上転送しなければなら ない。これは非常に大量の処理能力を必要とし、一般にコンピュータの全体的動 作を遅くする。 表示装置に対するデータ転送の処理を速くするために、様々な加速回路が考案 された。一般に、この加速回路（しばしばグラフィック・レンダリング装置と呼 ばれる）は、表示装置に対するデータ転送に必要な多くの機能を行うコンピュー タの中央処理装置を軽減するのに役立つ。本来、これらの加速回路は、中央処理 装置が通常行う必要がある様々な動作を肩代わりする。例えば、スクリーン上の ある位置から他の位置へのデータのブロック転送は、スクリーン上の各転送行を 読み出し、新しい行の新しい位置へ書き込むことを必要とする。表示装置のウィ ンドウ領域内に情報をストアすることは、各ウィンドウ部分のデータをそのウィ ンドウ部分に合うようにクリップする（切り抜く）必要があり、表示装置の他の 部分に上書きしてはならない。表示装置内のウィンドウ内のイメージを動かし、 又は操作するとき、他の多くの機能が様々なベクトルを生成することを要する。 中央処理装置によって行われると、これらの動作は、中央処理装置が利用可能な 時間の大きな部分を必要とする。これらの繰り返し的機能は、グラフィック加速 回路によって行うことができ、中央処理装置の負担を軽減できる。一般に、もし 大量の画素を一度に取り扱う動作が、グラフィック加速回路によって機械化され ると、表示速度は最大限増大する。 グラフィック加速回路の設計者によって発見された問題は、グラフィック加速 回路によって達成される速度の大きな改善が、グラフィック加速回路の出力を出 力表示装置の最終表示段階でロードするフレーム・バッファ回路によって打ち消 されると云うことである。一般に、フレーム・バッファは、十分な量のダイナミ ック・ランダム・アクセス・メモリ（ＤＲＡＭ）を有し、表示する１フレームの データをストアする。しかし、フレーム・バッファに対するデータの転送は、フ レーム・バッファが構成される態様のために非常に遅い。様々な改良がなされて フレーム・バッファに対するアクセスが高速化されてきた。例えば、２ポートの ビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）がダイナミック・ランダム・ アクセス・メモリ（ＤＲＡＭ）に対して置き換えられ、フレーム・バッファから 情報を取り出すと同時に、他の情報がフレーム・バッファにロードできるように なった。 １つの最も遅い動作は、データのスクローリングである。スクローリング動作 では、データ行が出力表示装置上で上下に動かされる。出力表示装置上に表示さ れる画素を表すデータは、フレーム・バッファにストアされるので、スクローリ ングは、表示行を表すフレーム・バッファ内の画素データが、中央処理装置によ ってフレーム・バッファから読み出され、フレーム・バッファの別の位置に書き 戻されることを必要とする。一般的パーソナル・コンピュータにおいて、３２ビ ットのデータ（３２ビット・カラーでは１画素又は８ビット・カラーでは４画素 ） が、一般に１２０ナノ秒を要する一動作で同時にフレーム・バッファから読み出 される。次にフレーム・バッファ内の適当な位置に書き戻すアクセスが続き、こ れもまた１２０ナノ秒を要する。１ビット当たりの合計転送時間は、従って約７ ．５ｎｓ／ビットである。この読み書きパターンは、１行全体が読み書きされる まで続けられる。典型的スクリーンは、１０２４画素の行を有するので、３２ビ ット画素の１行分を表示装置上でスクローリングするのに２４０ナノ秒×１０２ ４画素を要し、８ビット画素についてはその１／４を要する。テキストの各行は 、約１２画素行を取るので、テキスト１行分のスクローリングには、非常に長時 間かかる。最新の最も進んだ表示加速回路を用いると、これより３倍速くスクロ ーリングを行うことが可能である。現在利用可能なものよりもっと速いスクロー リングを可能にするフレーム・バッファの提供が望まれる。発明の概要 従って、本発明の目的は、従来技術の速度のオーダーのファクタでデータの表 示を高速化できるフレーム・バッファの新しい設計を提供することである。 本発明の別のもっと具体的な目的は、大きなデータ・ブロックを速くスクロー リングできるフレーム・バッファの新設計を提供することである。 本発明のこれらの目的は、メモリ・アレイと、アレイをアクセスする回路と、 アレイ内の１画素行分と同等の複数の画素値をストアすることができる複数のラ ッチと、それらのラッチにストアされたデータをアレイの１行分のメモリ・セル に同時に書き込む回路とを有するフレーム・バッファで実現することができる。 上記画素値はアレイから同時に読み出すことができる。これによって、１画素行 を最小時間でアレイ・バスに読み書きすることができる。 本発明のこれらの目的及び特徴は、以下の詳細な説明及び図面を参照すること によって良く理解できるであろう。図面においては、いくつかの図面を通して、 同じ要素は同じ名称で参照されている。図面の簡単な説明 図１は、本発明を含むことができるコンピュータ・システムを示すブロック図 である。 図２は、従来技術によって設計されたフレーム・バッファを示すブロック図で ある。 図３は、図２の従来技術のフレーム・バッファの動作を示すタイミング図であ る。 図４は、本発明の基本構成を示すブロック図である。 図５は、図４のフレーム・バッファの動作を示すタイミング図である。 図６は、本発明を実行するのに用いられる図４の回路の詳細なブロック図であ る。 図７は、図６の理解に役立つ図である。 図８は、本発明による方法を説明するフロー・チャートである。表記及び術語 以下の詳細な説明のいくつかの部分は、コンピュータ・メモリ内のデータ・ビ ットについての動作に特有の記号表記で表されている。これらの説明及び表記は 、データ処理分野の当業者によって用いられている手段であり、彼らの仕事の内 容を最も効率的に他の当業者に伝えるものである。動作は物理的量の物理的操作 を要するものである。通常、必ずしもそうではないが、これらの量は、ストアさ れ、転送され、組み合わされ、比較され、その他操作されることが可能な電気的 又は磁気的信号の形を取る。これらの信号をビット、値、エレメント、記号、文 字、項、数等と呼ぶことは、時には主として共通使用の理由で便利であることが 証明されている。しかし、全てのこれら及び類似の用語は、適当な物理量と関連 させるためのものであり、これらの量に対して与えられた単なる便宜上のラベル であることを念頭に置くべきである。 更に、行われる操作はしばしば、明確に加算又は比較というように呼ばれ、こ れらは人間によって行われる知的動作と共通に関連している。本発明の部分を形 成するここでの動作においては、多くの場合、このような人間の能力は必要ない 。動作は機械動作である。本発明の動作を行う有用な機械には、汎用ディジタル ・コンピュータ又は類似の装置が含まれる。全ての場合において、コンピュータ 動 作における動作方法と、計算自体の方法との間の区別は、念頭に置くべきである 。本発明は、電気的又はその他（例えば機械的、化学的）の物理的信号の処理に おいて、コンピュータを動作させて他の必要な物理的信号を生成する装置に関す る。発明の詳細な説明 図１を参照すると、コンピュータ・システム１０が示されている。システム１ ０は、中央処理装置１１を含み、中央処理装置１１は、コンピュータの動作のた めコンピュータに与えられる様々な命令を実行する。中央処理装置１１は、バス １２に結合され、システム１０の様々な構成要素に対して情報を伝達する。更に 、バス１２にはメイン・メモリ１３が結合され、これは一般に、従来技術におい て当業者に良く知られた態様で構成されたダイナミック・ランダム・アクセス・ メモリで作られており、電源がシステム１０に投入されている間、中央処理装置 によって使用される情報をストアする。当業者に良く知られた様々なメモリ装置 （電気的プログラム可能読み出し専用メモリ装置（ＥＰＲＯＭ装置）等）が含ま れる読み出し専用メモリ１４は、システム１０に対する電源がオフの時にもメモ リの状態を保持する。読み出し専用メモリ１４は、一般に基本入出力及び立ち上 げ処理等中央処理装置１１が使用する様々な基本機能をストアする。 バス１２には更に、長期メモリ１６等の様々な周辺装置が結合されている。長 期メモリ１６（一般に電気機械的ハード・ディスク・ドライブ）の作製と動作に ついては、当業者に良く知られている。フレーム・バッファ１７もバス１２に結 合している。フレーム・バッファ１７は、モニタ１８等の出力装置に転送される データをストアし、出力装置上の画素の位置を定義する。説明のため、フレーム ・バッファ１７は、情報をストアするのに必要な様々なメモリ・プレーンに加え て、表示装置に対する情報の走査を制御する当業者に良く知られた様々な回路を 含むと考える。更に、フレーム・バッファ１７は、グラフィック加速回路１５等 の回路を通してバス１２に結合でき、グラフィック加速回路１５は、フレーム・ バッファ１７に供給されるグラフィック・データの高速レンダリングを行うため に用いられる。 図２は、従来技術によって構成されたフレーム・バッファ１７を示す。一般に 、 このようなフレーム・バッファは表示装置上の画素を定義する情報をストアする ように設計されたダイナミック・ランダム・アクセス・メモリを含む。上で概説 したように、フレーム・バッファ１７として用いられるダイナミック・ランダム ・アクセス・メモリが、正常な動作モードでアクセスされるとき、データはデー タ線２３上でフレーム・バッファ１７に対して読み書きされる。データ線２３は 、動作を制御する装置すなわち中央処理装置又はグラフィック加速回路によって データ・バス１２の導線に結合されている。フレーム・バッファ１７が、この正 常モードで書き込まれるとき、全てのデータ線２３は、バイナリ・データを転送 する。３２ビット・バスを有する典型的コンピュータ・システムでは、３２ビッ トのデータがバス上に書き込まれ、フレーム・バッファ・メモリの３２個のデー タ入力ピンに与えられる。このデータは、特定のカラー・モード動作で画素を定 義するのに必要なビット数に依存して、１個又はそれ以上の画素を定義する。例 えば、動作モードが８ビット・カラーであれば、各表示画素は８ビット・データ を必要とし、データ線上の３２ビットのデータは、各アクセス毎に４画素を定義 できる。この正常モードは、フレーム・バッファを表示データで満たすのに比較 的遅い方法である。しかし、これがフレーム・バッファに対する読み書きの典型 的方法である。 しかし、非常に多数の画素を操作する表示装置に影響する多くの動作がある。 このうちの１つの動作がスクローリングであり、スクリーン上のデータを行毎に 上下に動かすものである。この動作を行うには、大量のデータを動かさなければ ならず、またこの動作は１度に最大４画素（８ビット・カラー・モードで）に作 用するので、この動作は一般に非常に遅い。一般的スクローリング動作でフレー ム・バッファが読み出されるとき、データ・バス上のデータ線の数と同じ数のメ モリ・デバイスが１（３２ビット・カラー）から４（８ビット・カラー）画素の データを供給するために読み出される。この情報は、データ・バス上に置かれ、 スクローリング制御装置（一般に中央処理装置）に送られる。一度制御装置がデ ータを読み出すと、データ線２３を用いてそのデータをフレーム・バッファ１７ 内の新しいアドレス（新しい行）に再び書く。一度に読み出せる画素の数は、デ ータ・バス上のデータ線の数を画素のサイズで除したものと等しく、３２ビット ・バスでは、８ビット・カラー画素に関して４画素が一度に読み出され、次に新 しい位置に書き直される。また３２ビット・カラー画素に関しては、１画素だけ が各アクセスで読み書きされる。 図３は、これら読み書き動作のそれぞれに必要な若干の信号を示すタイミング 図である。行アクセス・ストローブ（ＲＡＳ）信号及び列アクセス・ストローブ （ＣＡＳ）信号が示されており、これらは動作のタイミングを与えるのに用いら れる。ＲＡＳ信号は行選択を起動し、ＣＡＳ信号は、列選択を起動し、従来技術 のフレーム・バッファに置いてデータをサンプルする時点を示す。各読み出し及 び各書き込みアクセスはＲＡＳ信号とＣＡＳ信号の両方を要するので、従来技術 システムの最先端技術において、一度の動作でバス上のデータ線で伝達されるビ ット数を、読み出し、書き込むのに、合わせて約２４０ｎｓ必要である。従って 、３２ビット・カラー・モードにおいて、フレーム・バッファの１行の画素を読 み出し、これらの画素をストアする新しい行に書き直すのに、２４０ｎｓ×１行 の画素数（一般に５１２又は１０２４）を要する。各テキスト行及び次の行への スペースは、約１２表示行を占めるので、１テキスト行の移動は、１行が１０２ ４画素幅の表示装置の３２ビット・カラー・モードでは、２４０×１０２４×１ ２ナノ秒を要する。 図４は、本発明によって作られたフレーム・バッファ３０を示し、フレーム・ バッファ３０は、スクローリングを行う速度を抜本的に加速するのに用いられる 。スクローリングの処理を概略示すフローチャートが図８に示されている。フレ ーム・バッファ３０は、複数のデータ入力線３２に結合されている。データは、 データ線３２でデータ・バスからフレーム・バッファ３０に転送される。データ ・バスは、詳しく示されていないが、一般に３２本のデータ線を含む。中央処理 装置又はグラフィック加速回路によって与えられるデータが書き込まれるとき、 マルチプレクサ３５は、データ線３２上のデータを選択してフレーム・バッファ のアレイに転送する。 データは、フレーム・バッファ３０から読み出されて、内部データ・バス３８ 上で表示装置に対して転送される。この内部データ・バス３８は、１実施例にお いて、８ビット・カラー・データの３２画素を取り扱うのに十分な幅を有する。 内部データ・バス３８上のデータは出力レジスタ４０へ送られ、そこから画素デ ータは、表示装置（図４に示されていない）をドライブする回路に直列に転送さ れる。内部データ・バス３８上のデータは、４つの一連のデータ・ラッチ４２（ 個々にラッチ０−３として示す）にも転送される。データ・ラッチ４２のそれぞ れは、当業者に良く知られた態様で作られており、８ビット・カラー・データの ３２画素をストアできる。従って、分かるであろうが、４つのラッチ４２は、フ レーム・バッファから読み出した１２８画素と等しい合計画素数を十分保持する 。この構成を用いて、フレーム・バッファの１行からのデータの読み出しが、３ ２画素同時に行われる。従って、図５に示すように、各画素に対して１回のＲＡ Ｓ／ＣＡＳ動作が行われるのと異なり、合計１２８画素をフレーム・バッファか らラッチへ読み出すのに、１回のＲＡＳと４回のＣＡＳ動作が必要なだけである 。１行が１０２４の８ビット画素を有する表示装置では、これは、従来のスクロ ーリング技術を用いるよりも８５倍速い。 同様に、データは、フレーム・バッファにストアされたラッチ内で直ちに使用 可能であり、チップから取り出す必要がないので、ラッチ４２をフレーム・バッ ファへ書き直すことは、マルチプレクサ３５による選択によって、３２画素のグ ループで行われる。データが書き込まれる新しい位置は、４つのラッチにストア されたデータを書き込むのに必要な４つの連続した列グループをアドレスするた めに、１ＲＡＳサイクル及び４ＣＡＳサイクルを用いてアドレス・バス上でアド レスされる。従って、この動作（読み出し動作と同様に）も、１ＲＡＳサイクル 及び４ＣＡＳサイクル（図５に示すように）を要するだけである。従って、１画 素行のスクローリングに要する合計時間は、１０２４画素幅の表示装置では、約 １８０ｎｓ×８である。分かるように、この全体動作も、従来技術のフレーム・ バッファで行われるスクローリングよりも８５倍速い。理解できるように、読み 出し、ラッチ、書き込みの手順は、本質的に非常に幅の広い内部バスを与え、ス クローリングを行うものである。 図６を参照すると、本発明を理解するのに役立つ、より具体的なブロック図が 示されている。図６は、フレーム・バッファ５０の様々な構成要素を含む回路の ブロック図を示す。フレーム・バッファ５０は、ダイナミック・ランダム・アク セス・メモリ・アレイ５２を形成するように構成された電界効果トランジスタ・ デバイス等の複数のメモリデバイス５３を含む。アレイ５２を構成するデバイス ５３の編成は、当業者に良く知られた構成に従って開発されている。この構成は 、フレーム・バッファ５０のアレイ５２において、十分な数のアドレス可能なメ モリ・デバイス５３を形成し、特定の動作モードにおいて表示装置上に提示され る画素を表す。例えば、アレイ５２は、合計３２のプレーンを含むことができ（ 図６には、第１番目のみ詳しく示す）、各プレーンは、２５６行を有し、各行は 、１０２４のメモリ・デバイスを有する。このような構成によって、カラー出力 表示端末上の５１２×５１２画素の表示装置において、３２ビット・カラーを表 示するのに十分なカラー・データの記憶が可能になる。 アレイ５２に加えて、フレーム・バッファ５０は、行及び列のデコード回路を 含み、中央処理装置等の制御装置によって供給されるアドレスをデコードし、ア レイ５２の各プレーンの個々のメモリ・セルを選択して表示装置上に表される様 々な画素を特定する。アドレス・デコード回路は、行デコード回路５４及び列デ コード回路５６を含み、これによって、読み書きに関して個々の画素を表す個々 のメモリ・デバイスが選択される。フレーム・バッファ５０の一部として、デー タ・バスに結合してアレイ５２で利用されるデータを与えるデータ線５８も含ま れる。それぞれのコンピュータ・システムによって異なるけれども、一般に３２ 本のデータ線５８が設けられる。３２という数は、転送されるビット数と一致し 、最も正確なカラー・モード動作で表示システムに用いられている、単一画素の カラーを表す最大のビット数である。 正常な動作モードで、データがデータ・バス上でフレーム・バッファ５０に書 き込まれるとき、３２ビットの各グループは、表示装置上の１つ又はそれ以上の 画素位置に表示される１つ又はそれ以上のカラー値を定義する。従って、表示装 置が８ビット・カラー・モードでデータを表示するとき、正常な書き込みモード では、データ線５８によって伝達される３２ビットによって、表示装置上の４つ の画素位置を定義できる。一方、表示装置が、３２ビット・カラー・モードでデ ータを表示しているとき、データ線５８の３２ビットは、表示装置上の１画素位 置を定義する情報を伝達する。分かるように、バスの１本のデータ線は、アレイ の各プレーンの８つのマルチプレクサ６２全てに結合しており、導線５８によっ て伝達されるデータ・ビットは、アレイ５２のプレーンの適当なメモリ・セルに 位置づけることができる。各マルチプレクサ６２は、選択された動作モードに依 存して、各プレーン内のアレイ５２に転送されるデータの源を選択する。従って 、モードが正常であれば、データ・ビットは、アレイのそのプレーンに対するデ ータ線５８から直接選択される。データ・ビットは、選択された特定の列に転送 され、その列と選択された行に書き込まれる。ビットはアレイの３２のプレーン のそれぞれに書き込まれるので、カラー・モードに依存して、３２ビットをバス 線５８（各プレーンにつき１本）から、１つの３２ビット画素として、又は２つ の１６ビット画素として、又は４つの８ビット画素として書き込むことができる 。 図６に示す実施例は、本発明の望ましい実施例であり、特に８ビット・カラー ・モードを利用するシステムで用いるのに適している。分かるように、システム は、８ビット・カラー動作モードで機能するようになっている。このために、シ ステムは、フレーム・バッファ５０の各プレーンで８つの個々のマルチプレクサ ６２を使用し、特定の書き込み入力データを選択する。これらマルチプレクサ６ ２のそれぞれは、その出力を８個の３状態書き込みドライバ７３の１つに結合し 、このドライバ７３は、出力信号を、伝送ゲート７１のような書き込み可能スイ ッチ経由で、アレイの特定プレーンの全ての８番目の列に結合した導線に供給す る。 正常書き込み動作モードでは、特定のアドレスがアドレス・バス上に送られ、 特定の行及び列を選択する。行アドレスは、行アドレス・ラッチ５１を動作可能 にする行アドレス・ストローブ信号（一般に１２０ｎｓを要する）の立ち下り端 で、行デコード回路５４に供給される。行アドレスによって、アレイの特定の行 に結合する全てのメモリ・デバイス５３に電力が供給される。一旦アレイの特定 の行に電力が供給されると、その行の各メモリ・セルの値が、アレイの各列に対 する感知増幅器６３によってセンスされる。感知増幅器６３は、オンになり、各 感知増幅器６３によってセンスされたメモリ・デバイスの値は、ドライブ・バッ クされてメモリ・デバイス５３をリフレッシュする。 ＣＡＳ信号の立ち下り端で、列デコード回路５６の適当なスイッチ６７に与え られた列アドレスは、書き込まれる各プレーンの適当な列を選択する。本発明の 望ましい実施例では、列アドレスは１０ビットである。この１０ビットは、ＣＡ Ｓ信号によって動作可能にされたラッチ５７に転送される。この１０ビットにつ いては、１０ビット列アドレスの上位７ビットＣＡ３−９は、８つの隣接する列 の１グループを選択するのに用いられる。マルチプレクサ６２のそれぞれにおけ る正常モードの書き込み制御信号に起因して、８個のマルチプレクサ６２のそれ ぞれは、そのプレーンに関する１本の導線５８上のデータ信号を送る。マルチプ レクサ６２によって生成された１つの信号は、増幅器７３の１つによって増幅さ れ、アレイのそのプレーン内でアドレスされたメモリ・セル５３に送られる。ラ ッチ５７からのアドレス信号の下位３ビットＣＡ０−２は、データ・ビットを列 の１つへ転送する増幅器７３の１つを選択する。アレイ５２の各プレーンにそれ ぞれ関連する導線５８は、選択された行及び列のメモリ・セルに対する個々のビ ットを伝達するので、画素値は、アレイの各プレーンにおける適当な列及び行の 位置に転送される。 同様に、特定の画素値を正常動作モードで読み出すとき、行及び列アドレスが デコード回路５４及び５６へ送られる。行アドレスは、ＲＡＳ信号の立ち下り端 で選択され、アレイ５２の各選択されたプレーンのメモリ・セルの行全体がリフ レッシュされる。ＣＡＳ信号の立ち下り端で、列アドレスの上位７ビットＣＡ３ −９が、列デコード回路５６の適当なスイッチ６７に与えられ、アドレスされ、 読み出されるべき各プレーンの８つの隣接した列を選択する。各選択されたプレ ーンのこれら８列におけるメモリ・セルの状態は、出力感知増幅器７５の第２の セットによってセンスされる。特定の１列の出力は、各プレーンの伝送ゲート７ ７のアレイによって選択される。この伝送ゲートのアレイは、正常モード読み出 し信号と列アドレスの下位３ビットＣＡ０−２によって制御される。これによっ て、特定のメモリ・セル５３の状態が、アレイ５２のそのプレーンに関連した、 データ・バスの導線５８の特定の１つに送られる。 以上概略を説明したように、高速スクローリング動作が本発明によって達成さ れる。スクローリング動作においては、データは先ず読み出され、次にアレイの 新しい行に書き直される。これを行うために、スクロール・モード信号が制御回 路によって起動され、アドレスが行及び列デコード回路に供給されてスクローリ ングされる特定のデータを指定する。スクロール・モードによって、正常モード 動作と同様、特定の行がＲＡＳ信号の立ち下り端で選択され、その行のメモリ・ セルがリフレッシュされる。列アドレスの上位ビットは、そのアドレスの８つの 隣接する列を選択するのに用いられる。各プレーンの伝送ゲート７７のアレイに おけるスクロール・モード信号によって、選択された８列のそれぞれのメモリ・ セルにあるデータが、図にラッチ０として示す第１の８ビット・ラッチへ転送さ れる。次の連続したアドレスによって、次の８列のそれぞれのメモリ・セルにあ るデータが選択され、図にラッチ１として示す第２の８ビット・ラッチへ転送さ れる。これはあと２回の読み出し動作に対して続けられ、各プレーンの８個のメ モリ・セルの２セットを選択し、読み出しされた結果を第３及び第４のラッチ、 ラッチ２及びラッチ３に置く。 従って、１８０ｎｓ必要な１組の４読み出し動作で、３２プレーンのそれぞれ における合計３２ビットが読み出され、ラッチ０−３にストアされる。これは、 それぞれ１つのＲＡＳ信号と４つのＣＡＳ信号を要する８回の読み出しアクセス で、合計１０２４の８ビット画素すなわち１０２４画素幅の表示装置の１行全部 がラッチ０−３にストアされることを意味する。従って、合計１０２４の画素が 、合計１４４０ｎｓの間にアクセスされ、ストアされる。 図６に示すように、各ラッチ０−３は、個々のビットがマルチプレクサ７９に よって選択され、マルチプレクサ６２へ供給されるように結合されている。図に おいてラッチ０−３の１つがそのビット位置と共に示されており、そのメモリ・ プレーンの８つの個々のマルチプレクサ６２のそれぞれに対して入力を供給する 。これによって、４つの連続したアドレスに対する４回の連続した書き込み動作 が可能となり、各動作はＩＲＡＳ信号及び４ＣＡＳ信号を要し、合計約１８０ｎ ｓを要し、アドレスされたアレイ５２内の新しい行位置にスクロールされる４つ のラッチにデータを書き込むことができる。スクローリングの読み出し動作では 、スクロール・モード制御信号によって、列アドレスの上位ビットが、各書き込 み動作における適当な８つの隣接する列を選択する。スクロール・モード制御信 号は、次にドライバ７３及び書き込み可能スイッチ７１を用いて全ての列を選択 する。スクローリングにおける各書き直し動作において、個々のビット・ラッチ ０ −３のそれぞれの値は、感知増幅器６３を働かせてアレイに与えられ、アレイの 適当なセルにおける選択されたメモリ位置に新しい値を設定する。従って、デー タを読み出し、書き直して、行をスクローリングするのに要する合計時間は、わ ずか２８８０ｎｓであり、これは従来技術の構成においてスクローリングするの に要する時間の約８５分の１である。 従って、本発明の構成は、フレーム・バッファにおける非常に速いスクローリ ング動作を提供することが分かるであろう。 本発明の追加の施設によって、スクローリングを行うと同時に画素データをウ ィンドウに合うようにクリップすることが可能になる。スクローリングが行われ ている間は、データ・バスの導線５８は、スクローリングのために使用されてい ないことに注目する。各アレイの書き込み可能ゲート７１に対して、可能信号を データ線５８に送ることによって、クリップが行われる。例えば、もし第１のデ ータ線５８がゼロを伝達して、書き込みが行われてはならないことを表示し、こ の信号が印可されて、特定の画素に作用する全ての導線６６（アレイ５２の各プ レーンに１つ）に結合された伝送ゲート７１を動作不能にすれば、特定のラッチ のビット位置にあるビットは書き込まれない。従って、画素全体がクリップされ る。もしウィンドウの外側の画素位置を制御する全てのデータ線がゼロ値を伝達 すれば、スクローリング中、ウィンドウの外側の領域全体がクリップされる。 図７は、どのようにこれが行われるかを示す。クリップに用いられる導線５８ に現れる制御信号は、画素マスク・レジスタ５５（図６にも示す）に送られる。 画素マスク・レジスタ５５は、特定の画素に対するデータの転送を制御する全て のドライバ７３を制御するように用いられる。ここでの例は８ビット画素につい てであり、最初の８列が列アドレスの上位ビットによって選択されていると仮定 する。この場合、最初の画素を定義するビットは、選択された行の最初の列で、 その列の最初の８つのプレーン上にある。画素マスク・レジスタ５５の最初の画 素Ｐ１は、ドライバ７３を制御して、ラッチ０−３の値を特定の画素位置へ転送 したり、しなかったりする。導線５８の第２の線がゼロ値を伝達し、この値が画 素マスク・レジスタ５５にストアされると、列０の次の８つのプレーンにあるビ ット位置に結合されたドライバ７３は、動作不能にされ、ラッチの値は、これら のビット位置に転送されない。他のビット位置の制御は、図７に示すように、同 様に行われる。このようにして、本発明は、データを新しい位置へスクローリン グしている間のデータ行のクリップを行う。 導線３８に現れるデータは、画素マスク・レジスタ５５に送られる。画素マス ク・レジスタは、特定の画素に対するデータの転送を制御する全てのドライバ５ ３を制御するように用いられる。これが行われる態様は、図５に示されている。 ここで考えている例は、８ビット・カラーについてであり、最初の８列は、列ア ドレスによって選択されていると仮定しているので、最初の画素を定義するビッ トは、選択された行の最初の列で、その列の最初の８つのプレーン上にある。画 素マスク・レジスタ５５の最初の画素Ｐ１は、ドライバ５３を制御し、カラーを カラー値レジスタＣ０からアレイ内のこれらのビット位置へ転送する。導線３８ の第２の線がゼロ値を伝達し、この値が画素マスク・レジスタ５５にストアされ ると、列０の次の８つのプレーンにあるビット位置に結合されたドライバ５３は 、動作不能にされ、カラー値レジスタＣ０の値は、これらのビット位置へ転送さ れない。他のビット位置の制御は、図５に示すように、同様に行われる。従って 、１つの行と８つの列が選択されると、データ線３８上の値で選択された合計３ ２迄の８ビット画素が、カラー値レジスタＣ０にストアされた値と共に同時に書 き込まれる。 画素データの行をスクローリングする本発明の別の例によって、スクローリン グ中に行のデータをシフトすることができる。分かるように、ラッチ０−３にス トアされた各ビットは、アレイ５２内でビットが書き直されるべき列アドレスを 単に変更することによって、全ての８列目に供給されるので、データが書き直さ れるべきアドレスを単に変更することによって、データを３２画素単位で行の左 右にシフトできる。 望ましい実施例に関して本発明を説明したが、本発明の精神と範囲からはずれ ることなく、当業者は様々な修正、変更ができることを理解できるであろう。本 発明は従って、以下の請求の範囲について評価されるべきである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 プリーム，カーティス アメリカ合衆国 94536 カリフォルニア 州・フレモント・ケタリング テラス・ 4052 (72)発明者 マラコウスキー，クリス アメリカ合衆国 95051 カリフォルニア 州・サンタクララ・スラッシュ ウェイ・ 3775 (72)発明者 シルバーマン，リック アメリカ合衆国 95014 カリフォルニア 州・カッパチーノ・キングズバリー プレ イス・7504 (72)発明者 チャン，スーエン・チン アメリカ合衆国 95120 カリフォルニア 州・サンホゼ・ティンバー ビュー コー ト・6525

Claims (1)

1. 【特許請求の範囲】 １． メモリ・セルの複数の行及び列を含むメモリ・アレイと、 上記メモリ・アレイをアクセスする回路と、 複数の画素値を定義するのに十分なデータをストアするラッチ回路と、 １行の画素の一部を定義するデータを上記メモリ・アレイから読み出し、その データを上記ラッチ回路にストアする回路と、 上記ラッチ回路にストアされたデータを上記メモリ・アレイの行の上記メモリ ・セルに書き込む回路と、 を備えたフレーム・バッファ。 ２． 上記ラッチ回路は、４つの個々のラッチを含み、各ラッチは、表示装置の １行の画素の一部を定義するデータをストアし、 １行の画素の一部を定義するデータを上記メモリ・アレイから読み出し、その データを上記ラッチ回路にストアする上記回路が、 データを上記メモリ・アレイの複数の列から同時に読み出す回路と、 読み出されたデータを同時に上記ラッチの１つに書き込む回路と、 を備えた請求項１に記載のフレーム・バッファ。 ３． 上記ラッチ回路にストアされたデータを上記メモリ・アレイの行の上記メ モリ・セルに書き込む上記回路が、上記ラッチからのデータを上記メモリ・アレ イの複数の列のメモリ・セルに同時に書き込む回路を含む請求項２に記載のフレ ーム・バッファ。 ４． 上記ラッチ回路からのデータを上記メモリ・アレイの複数の列のメモリ・ セルに書き込む上記回路が、 各プレーン内の複数のマルチプレクサを含み、各マルチプレクサは、上記メモ リ・アレイの列に対してデータを転送するように構成されており、 更に、上記マルチプレクサに個々のラッチのデータを選択させて、上記メモリ ・アレイに転送する手段を含む請求項３に記載のフレーム・バッファ。 ５． 上記マルチプレクサに結合したバスと、 上記バスに対するデータ源と、 上記マルチプレクサに上記バスからのデータを選択させ、上記メモリ・アレイ に転送する手段と、 を更に含む請求項４に記載のフレーム・バッファ。 ６． 上記マルチプレクサに結合したバスと、 上記バスに与えられる制御信号の源と、 上記制御信号に応答して、個々のラッチから上記メモリ・アレイに転送される データをクリップする手段と、 を更に含む請求項４に記載のフレーム・バッファ。 ７． 上記制御信号に応答して、個々のラッチから上記メモリ・アレイに転送さ れるデータをクリップする上記手段が、 上記マルチプレクサに個々のラッチのデータを選択させ、上記メモリ・アレイ に転送する手段によって選択された特定のデータの転送を、上記制御信号に応答 して無効にする手段を含む請求項６に記載のフレーム・バッファ。 ８． 上記ラッチ回路にストアされたデータを上記メモリ・アレイの行の上記メ モリ・セルに書き込む上記回路が、データを、そのデータが上記ラッチ回路に読 み出された列とは異なる列に書き込む回路を含む請求項３に記載のフレーム・バ ッファ。 ９． データを、そのデータが上記ラッチ回路に読み出された列とは異なる列に 書き込む上記回路が、 上記メモリ・アレイに書き込む間に列アドレスを変更する手段を含む請求項８ に記載のフレーム・バッファ。 １０． 中央処理装置を含む複数の構成要素と、 メイン・メモリと、 構成要素間で情報を転送するシステム・バスと、 フレーム・バッファとを含み、 上記フレーム・バッファは、メモリ・セルの複数の行及び複数の列をそれぞれ 備えた複数のプレーンからなるメモリ・アレイを含み、 更に、上記メモリ・アレイをアクセスする回路と、 複数の画素値を定義するのに十分なデータをストアするラッチ回路と、 複数の画素を定義するデータを上記メモリ・アレイから読み出し、そのデータ を上記ラッチ回路にストアする回路と、 上記ラッチ回路にストアされたデータを上記メモリ・アレイの行の上記メモリ ・セルに書き込む回路とを含み、 上記ラッチ回路に読み書きするのに要する時間が、システム・バスを用いて画 素データを転送する動作の際に、個々の画素を表すデータを読み書きするのに要 する時間よりも少なくとも１オーダー小さいコンピュータ・システム。 １１． 上記ラッチ回路は、４つの個別のラッチを含み、各ラッチは、表示装置 の行の一部の画素を定義するデータをストアすることができ、 複数の画素を定義するデータを上記メモリ・アレイから読み出し、そのデータ を上記ラッチ回路にストアする上記回路が、 メモリ・アレイの複数の列及び複数のプレーンからデータを同時に読み出す回 路と、 上記読み出されたデータを上記ラッチの１つに同時に書き込む回路と、 を含む請求項１０に記載のコンピュータ・システム。 １２． 上記ラッチ回路にストアされたデータを上記メモリ・アレイの行の上記 メモリ・セルに書き込む上記回路が、 ラッチからのデータをメモリ・アレイの複数の列及び複数のプレーンのメモリ ・セルに同時に書き込む回路を含む請求項１１に記載のコンピュータ・システム 。 １３． ラッチからのデータをメモリ・アレイの複数の列及び複数のプレーンの メモリ・セルに同時に書き込む上記回路が、 データを上記メモリ・アレイの列にそれぞれ転送するように構成された、各プ レーン内の複数のマルチプレクサと、 上記マルチプレクサに個々のラッチのデータを選択させ、上記メモリ・アレイ に転送する手段と、 を含む請求項１２に記載のコンピュータ・システム。 １４． 上記マルチプレクサに対するシステム・バスへのデータ源と、 上記マルチプレクサに上記システム・バスのデータを選択させ、上記メモリ・ アレイに転送する手段と、 を更に含む請求項１３に記載のコンピュータ・システム。 １５． 上記システム・バス上に供給される制御信号の源と、 上記制御信号に応答して、個々のラッチから上記メモリ・アレイに転送される データをクリップする手段と、 を含む請求項１３に記載のコンピュータ・システム。 １６． 上記制御信号に応答して、個々のラッチから上記メモリ・アレイに転送 されるデータをクリップする上記手段が、 マルチプレクサに個々のラッチのデータを選択させ、上記メモリ・アレイに転 送する手段によって選択された特定のデータの転送を、上記制御信号に応答して 無効にする手段を含む請求項１５に記載のフレーム・バッファ。 １７． 上記ラッチ回路にストアされたデータを、上記メモリ・アレイの行の上 記メモリ・セルに書き込む上記回路が、データを、そのデータが上記ラッチ回路 に読み出された列とは異なる列に書き込む回路を含む請求項１２に記載のフレー ム・バッファ。 １８． メモリ・セルの複数の行及び列を含むメモリ・アレイと、 上記メモリ・アレイをアクセスする回路と、 １行の画素に相当する画素データを、上記メモリ・アレイの第１の位置から上 記メモリ・アレイの第２の位置へ転送する、フレーム・バッファの内部バス手段 と、 を含むフレーム・バッファ。 １９． １行の大部分の画素に相当する画素データを、上記メモリ・アレイの第 １の位置から上記メモリ・アレイの第２の位置へ転送する、フレーム・バッファ の上記内部バス手段が、 １行の画素を定義するのに十分なデータをストアするラッチ回路と、 １行の画素の多くの数の画素値を上記メモリ・アレイから読み出し、そのデー タを上記ラッチ回路にストアする回路と、 上記ラッチ回路にストアされたデータを、上記メモリ・アレイの第２の行の上 記メモリ・セルに書き込む回路と、 を含む請求項１８に記載のフレーム・バッファ。 ２０． メモリ・セルの複数の行と列をそれぞれ含む複数のプレーンを含むメモ リ・アレイと、上記メモリ・アレイをアクセスする回路と、１行の画素を定義す るのに十分なデータをストアする、フレーム・バッファの内部ラッチ回路とを含 むフレーム・バッファで、画素データの行を第１の行から第２の行に転送する方 法であって、 １行の画素に相当する画素データを上記メモリ・アレイのメモリ位置の第１の 行から上記フレーム・バッファの内部ラッチ回路へ転送するステップと、 上記ラッチ回路にストアされた画素データを上記メモリ・アレイの第２の行の メモリ・セルに書き込むステップと、 を含む上記方法。