KR910009437B1 - 여러개의 비트 데이타를 연속적으로 리드 또는 라이트할 수 있는 동작 모드를 갖는 반도체 기억장치 - Google Patents

여러개의 비트 데이타를 연속적으로 리드 또는 라이트할 수 있는 동작 모드를 갖는 반도체 기억장치 Download PDF

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KR910009437B1 KR1019830003384A KR830003384A KR910009437B1 KR 910009437 B1 KR910009437 B1 KR 910009437B1 KR 1019830003384 A KR1019830003384 A KR 1019830003384A KR 830003384 A KR830003384 A KR 830003384A KR 910009437 B1 KR910009437 B1 KR 910009437B1
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Abstract

내용 없음.

Description

여러개의 비트 데이타를 연속적으로 리드 또는 라이트할 수 있는 동작 모드를 갖는 반도체 기억장치
제1도는 본 발명을 적용한 반도체 기억장치의 1실시예를 도시한 블럭도.
제2도는 정상 동작시 제1도의 장치의 타이밍 챠트.
제3도는 니블 모드 동작시의 타이밍 챠트.
제4도는 64K비트 이상의 기억 용량을 갖는 반도체 기억장치를 16핀 패키지로 봉하여 막을때의 16번 패키지의 핀 배치를 도시하는 설명도.
제5도는 본 발명의 1실시예에 따른 장치의 회로도.
제6도는 선택 회로(7)의 1예를 도시하는 블럭도.
본 발명은 반도체 기억장치에 관한 것으로서, 특히 여러개의 비트의 데이타를 연속적으로 리드 또는 라이트할 수 있는 동작 모드를 갖는 다이나믹 랜덤 액세스 메모리(이하 다이나믹 RAM이라 한다)에 관한 것이다.
64K비트(65,536비트)의 기억 용량을 갖는 다이나믹 RAM과 같은 대용량의 반도체 메모리 장치에 있어서는 그것을 봉하여 막는 패키지에 설치되는 핀의 수를 감소하기 위하여 어드레스 지정 방식으로서 어드레스 신호를 2회로 나누어 인가하는 어드레스 멀티플랙서 방식이 채용되고 있다. 64K 비트의 다이나믹 RAM에 이 어드레스 멀티플랙서 방식을 사용하였을 때, 패키지에 설치되는 핀의 수는 16개이면 된다.
즉 16핀의 패키지에 64K 비트의 다이나믹 RAM을 넣는다.
16핀의 패키지에 64K 비트의 다이나믹 RAM을 내장하였을 때, 각 핀의 기능을 제4도에 도시되어 있는 바와같이 규격화되어 있다. 즉, 16비트의 어드레스 신호는 5번~7번핀 및 9번~13번핀에 2회로 나누어서 입력된다. 1번핀은 통상 재생용으로 사용된다. 2번과 14번핀은 데이타의 입력 및 출력용으로, 3번핀은 라이트 인에이블 신호
Figure kpo00001
입력용 핀, 4번, 15번 핀은 각각 로우 어드레스 스트로브신호
Figure kpo00002
(이하
Figure kpo00003
신호라 한다)와 칼럼 어드레스 스트로브 신호
Figure kpo00004
(이하
Figure kpo00005
신호라 한다)의 입력용으로 사용되며, 또 8번, 16번핀은 전원핀으로 사용된다.
최근, 256K비트(=262,144비트)의 다이나믹 RAM의 개발이 활발하게 행하여지고 있다. 256K비트의 다이나믹 RAM에서는 64K비트의 다이나믹 RAM에 비해서 어드레스 신호의 수가 증가한다. 따라서, 재생 제어 신호의 입력용 핀을 확보하면서 256K 비트의 다이나믹 RAM를 구성할 때에는 종래의 64K 비트 RAM의 설계 구조로는 핀수를 증가시키던가, 혹은
Figure kpo00006
과
Figure kpo00007
신호의 타이밍 관계에서 재생 타이밍을 검지시키도록하여 16핀 패키지의 제1번 핀을 어드레스 신호 A8의 입력용으로서 사용할 수 있도록 해야한다. 그러나, 앞서의 경우, 특히 64K 비트의 다이나믹 RAM과 256K비트의 다이나믹 RAM 사이의 호환성이 없어진다.
또 용량이 보다 큰 1M 비트(=1,024,000비트)의 다이나믹 RAM을 개발하기 위해서, 설계 구조를 변경하지 않으면 패키지의 핀수의 증가는 피할 수 없다는 불합리한 점이 있었다.
본 발명의 목적은 처음에 어드레스 신호를 부여하면, 그후에 어드레스 신호를 부여하지 않아도 다수개의 비트데이타를 연속적으로 리드 또는 라이트할 수 있는 동작모드와 어드레스 신호에 따라서 1비트 단위로 리드 또는 라이트 할 수 있는 동작 모드를 갖는 반도체 기억장치를 제공하는데 있다.
본 발명의 다른 목적은 어드레스 신호 입력용의 핀수를 증가하지 않고 대용량화를 도모할 수가 있는 반도체 기억장치를 제공하는데 있다.
본 발명의 또 다른 목적은 도면에 따른 다음의 설명으로 명확하게 될 것이다.
제1도는 본 발명을 적용한 256K 비트의 다이나믹 RAM의 블럭도이다.
이 실시예의 다이나믹 RAM에는 4비트와 같은 다수개의 비트의 데이타를 연속적으로 리드 또는 라이트할 수 있는 소위, 니블 모드의 기능이 부가되어 있다. 이 실시예의 다이나믹 RAM은 제1번 핀을 어드레스 신호 A8의 입력용핀으로 사용하는 것에 의해 통상의 256K 비트의 다이나믹 RAM으로도 사용할 수 있도록 되어 있다.
제1도에 있어서, 점선으로 둘러싸인 각 회로의 블럭은 공지의 반도체 집적 회로 기술에 의해서 1개의 반도체 기판위에 형성되어 있다. 단자 Din,
Figure kpo00008
,
Figure kpo00009
,
Figure kpo00010
, Dout, Vcc, Vss및 A0내지 A8은 각각 패키지에 설치된 대응하는 핀에 결합되어 있다. 그러나, 이 256k 비트의 다이나믹 RAM을 니블 모드만으로 사용할 때, 다음에 설명하는 바와같이 최상위 비트의 어드레스, (이 실시예에서는 어드레스 신호 A8)가 부여될 수 없게 되기 때문에 단자 A8은 설치하지 않아도 되고, 이 어드레스 신호 A8용의 단자 A8대신, 예를들면 재생 제어용의 단자를 설치해서 패키지의 대응하는 핀(1번핀)에 결합하도록 하여도 된다. 이때, 256K 비트의 다이나믹 RAM에는 재생동작을 위하여 필요한 회로가 설치되고, 그 동작을 제어하기 위한 제어 신호가 상기 재생 제어용의 단자에서 공급되도록 해둘 필요가 있다.
제1도에 있어서 (1)은 메모리셀 어레이이며, 이 메모리셀 어레이(1)은 4개의 메모리셀 매트릭스(1a), (1b), (1c), (1d)로 분할되어 있다. 각 메모리셀 매트릭스(1a)~(1d)는 각각 64K 비트의 기억 용량을 갖는다. 즉, 각각의 메모리셀 매트릭스에는 65,536개의 메모리셀이 512행×128열의 매트릭스 상태로 배치되어 있다. 또, 각 메모리셀 매트릭스(1a)~(1d)는 중앙에 X디코더(2a), (2b) 및 Y디코더(3a), (3b)를 끼워서 대칭적으로 배치되어 있다.
(4)는 어드레스 버퍼 회로이다. 이 어드레스 버퍼회로(4)에는 도시하지않은 마이크로 프로세서(이하 CPU라 한다)에서 여러개의 어드레스 신호가 2회로 나누어서 공급된다. 즉, 어드레스 버퍼 회로(4)에는 CPU에서 시분할 방법으로 X어드레스 신호 AX0~AX8과 Y어드레스 신호 Ay0~Ay8이 공급된다. 어드레스 버퍼 회로(4)는 버퍼 회로(4)에 공급되는 어드레스 신호의 비트수에 대응한 수의 단위 어드레스 버퍼, 즉 이 실시예에서는 18개의 단위 어드레스 버퍼에 의해 구성되어 있다. 이들 단위 어드레스 버퍼는 특히 제한되진 않지만, 서로 같은 구성으로 되고 각각 입력된 어드레스 신호를 유지하는 래치 기능을 갖도록 되어 있다.
(5a), (5b)는 각각 내부 제어 신호 발생 회로이다. 내부 제어 신호 발생 회로(5a)는 CPU에서 공급되는
Figure kpo00011
신호에 따라서, 적당한 제어 신호 RAS2, øX, øPA를 출력한다. 또, 내부 제어 신호 발생 회로(5b)는 CPU에서 공급되는
Figure kpo00012
신호에 따라서 적당한 제어 신호 CAS1, CAS2,
Figure kpo00013
, øy, øma, øop를 출력한다.
내부 제어 신호 발생 회로(5a)에서 출력된 신호 RAS2는 어드레스 버퍼 회로(4)에 공급된다. 외부에서 공급되는
Figure kpo00014
신호가 하이레벨에서 로우레벨로 내려가면, 이에 동기해서 제2도에 도시하는 바와같이 신호 RAS2가 상승하게 된다. 따라서 어드레스 버퍼 회로(4)는 X어드레스 신호 Ax0~Ax8을 받아들여 어드레스 신호를 래치하고, 상기 어드레스 신호 Ax0~Ax8에 대응한 내부 어드레스 신호 ax0~ax8과 상기 어드레스 신호 Ax0~Ax8에 대해서 위상 반전된 내부 어드레스 신호
Figure kpo00015
을 출력한다.
내부 제어 신호 발생 회로(5a)에서 출력된 신호 øx(워드선 선택 타이밍 신호) 및 상기 어드레스 버퍼 회로(4)에서 출력된 내부 어드레스 신호 axi,
Figure kpo00016
(i=0~7)는 각각 X디코더(2a) 및 (2b)에공급된다. 워드선 선택 타이밍 신호 øx는
Figure kpo00017
신호가 로우 레벨로 내려가면, 신호 RAS2보다도 조금 늦게 하이레벨로 상승한다. 따라서 좌우의 X디코더(2a) 및 (2b)의 각각이 어드레스 버퍼 회로(4)에서 공급된 내부 어드레스 신호 axi,
Figure kpo00018
(i=0~7)에 의해서 결정되는 1줄의 워드선을 선택하고 이들을 선택 레벨로 한다. 즉, 어드레스 신호 Ax0~Ax7에 의해서 결정되는 워드선은 각각의 메모리셀 매트릭스(1a)~(1d)에서 1줄씩 선택된다. 그리고, 내부 제어 신호 발생회로 (5a)에서 각 메모리셀 매트릭스(1a)~(1d)에 공급되는 신호 øPA가 다음에 상승하면, X디코더(2a), (2b)에 의해 선택된 워드선에 접속되어 있는 모든 메모리셀의 데이타가 각각 대응하는 전치 증폭기(도시하지 않음)에 의해서 증폭되어 각각 래치된다.
내부 제어 신호 발생 회로(5b)에서 출력되는 신호 CAS2도 신호 RAS2와 마찬가지로 어드레스 버퍼 회로(4)에 공급된다. 외부엣 부여되는
Figure kpo00019
신호가 상기
Figure kpo00020
신호보다도 약간 늦게 하이레벨에서 로우레벨로 변화되면, 이에 동기하여 제2도에 도시된 바와같이 신호 CAS2가 상승한다. 따라서, 어드레스 버퍼 회로(4)는 이때 공급되어 있는 Y어드레스 신호 Ay0~Ay8을 받아서 각각 래치하고, 상기 어드레스 신호 Ay0~Ay8에 해당하는 내부 어드레스 신호 ay0~ay8과 상기 어드레스 신호 Ay0~Ay8에 대해서 위상 반전된 내부 어드레스 신호
Figure kpo00021
을 출력한다. 상기 내부 어드레스 신호중에서, 내부 어드레스 신호 ayo~ay7및
Figure kpo00022
가 Y디코더(3a), (3b)에 각각 공급된다.
내부 제어 신호 발생 회로(5b)에서 출력된 신호 øy(데이타선 선택 타이밍 신호)는 Y디코더(3a) 및 (3b)에 공급된다. 데이타선 선택 타이밍 신호 øy는 제2도에 도시된 바와같이 상기 신호 CAS2보다도 약간 늦게 상승하도록 되어 있다. 상기 신호 øy가 상승하면, Y디코더(3a) 및 (3b)의 각각의 메모리셀 매트릭스(1a)~(1d)에서 어드레스 신호 Ay0~Ay7에 대응한 하나의 데이타선(또는 하나의 데이타선쌍)을 선택한다.
내부 제어 신호 발생 회로(5b)에서 출력되는 신호 øma는 4개의 주 증폭기 MA1~MA4에 공급된다. 신호 øma는 제2도에 도시된 바와같이 데이타선 선택 타이밍 신호 øy보다도 약간 늦게 상승한다. 신호 øma가 상승하면, Y디코더(3a) 및 (3b)에 의해 선택된 4개의 데이타선(또는 4개의 데이타선쌍)에 각각 접속된 4개의 전치 증폭기에 의해 래치되어 있던 데이타가 주증폭기 MA1~MA4에 의해 각각 동시에 증폭되고 래치된다.
또, 상기
Figure kpo00023
신호와
Figure kpo00024
신호는 전환 신호 발생 회로(6)에도 공급된다. 반도체 기억장치를 내장하는 패키지에 설치된 1번핀이 어드레스 신호 입력용의 핀으로서 사용될 때, 즉 1번핀에 어드레스 신호 Ax8과 Ay8(어드레스의 최상위 비트)이 시분할로 입력되는때,
Figure kpo00025
신호가 하여 레벨에서 로우 레벨로 되고, 이어서
Figure kpo00026
신호가 하이 레벨로에서 로우 레벨이 된 후, 이들 신호는 함께 로우 레벨로 유지된다. 따라서 상기 전환 신호 발생 회로(6)은 로우레벨의 제어 신호 øNF를 출력한다. 이 로우 레벨의 제어 신호 øNF에 의해서 게이트 Ga가 열림과 동시에 게이트 회로 Gb가 제어 신호 CAS1을 제어 신호 øC로서 출력한다.
(7)은 선택 회로이다. 이 선택 회로(7)의 1예의 블럭도가 제6도에 도시되어 있다. 선택 회로(7)은 시분할 방법으로 공급된 내부 어드레스 신호 ax8,
Figure kpo00027
및 ay8,
Figure kpo00028
을 래치하는 래치 회로(12), 상기 래치 회로(12)의 출력 신호, 즉 내부 어드레스 신호를 디코드하기 위한 디코더(13), 디코더(13)에서 출력되는 디코드 된 신호를 받는 시프트 레지스터(11)에 의해서 구성되어 있다. 상기 시프트 레지스터(11)은 디코더(13)에서 디코드된 신호에 1대 1로 대응한 4개의 레지스터(11-1), (11-2), (11-3), (11-4)로 구성되어 있다. 각각의 레지스터는 제어 신호(시프트 펄스) øc가, 예를들면 하이 레벨로 상승하는 것에 의해서 디코더(13)에서의 대응하는 디코드된 신호 또는 앞단의 레지스터의 출력 신호중의 어떤 것을 입력 신호로서 받아들여 시프트 펄스 øc가 로우 레벨로 내려가는 때 입력 신호에 대응하는 출력 신호를 출력한다. 특히 제한되진 않지만, 각각의 레지스터는 1비트의 기억 회로, 예를 들면 플립플롭 회로에 의해서 구성된다.
정상 모드에 있어서는, 전환 신호 발생 회로(6)에서 출력된 로우 레벨의 제어 신호 øNF에 의해서 게이트 Ga가 열리면, 이 게이트 Ga를 거쳐서 시분할 방법으로 내부 어드레스 신호 ax8,
Figure kpo00029
및
Figure kpo00030
가 래치 회로(12)에 공급된다. 래치 회로(12)에서 래치된 내부 어드레스 신호 ax8,
Figure kpo00031
,
Figure kpo00032
,
Figure kpo00033
는 디코더(13)에 공급되어 디코드된다.
이 디코드에 의해서 얻어진 각각의 디코드된 신호는 대응하는 레지스터에 인가된다. 이때에 제어 신호 CAS1은 제어 신호 øc로서 각 레지스터에 공급된다. 제어 신호 CAS1은
Figure kpo00034
신호가 로우 레벨로 내려가는 것에 동기하여 형성된 소정의 펄스 폭을 갖는 펄스 신호이다. 이 펄스신호가, 예를들면 하이 레벨로 상승하는 것에 의하여 각각의 레지스터는 디코더(13)에서 공급되는 디코드된 신호를 받아들여서 펄스 신호가 로우 레벨로 내려갈 때 받아들인 디코드된 신호를 출력한다. 따라서 각각의 레지스터에 결합된 출력선 N1~N4중, 하나의 출력선이, 예를들면 하이 레벨로 되고, 나머지 출력선은 로우 레벨로 된다. 하이 레벨로 된 선택 회로(7)의 출력선에 의해 게이트 G1~G4중의 1개만이 열려져 상기 주증폭기 MA1~MA4에서 각각 래치되어 있던 데이타중, 1개의 데이타가 출력 버퍼 회로(8)에 공급되어 외부로 출력된다.
즉, 4개의 메모리셀 매트릭스(1a)~(1d)에서 각각 리드된 데이타중, 어드레스 신호 Ax8, Ay8(어드레스의 최상위 비트)에 의해서 결정되는 1개의 데이타만이 출력 버퍼 회로(8)에 공급된다. 출력 버퍼 회로(8)은 내부 제어 신호 발생 회로(5b)에서 출력되는 신호øop의 타이밍에 따라서 공급된 데이타를 외부로 출력한다.
(9)는 외부에서 데이타가 공급되는 입력 버퍼 회로, (10)은 라이트 인에이블 신호
Figure kpo00035
가 공급되는 리드/라이트 제어 신호 발생 회로이다. 데이타 리드 동작일 때, 라이트 인에이블 신호
Figure kpo00036
는 하이 레벨로 된다. 리드/라이트 제어 신호 발생 회로(10)은 상기 하이 레벨의 라이트 인에이블 신호
Figure kpo00037
에 응답해서 입력 버퍼 회로(9)를 비동작 상태로 하는 전위의 신호 RW2를 출력한다. 따라서, 데이타 리드 동작일 때, 입력 버퍼 회로(9)는 비동작 상태로 된다.
데이타 라이트 동작일 때, 라이트 인에이블 신호
Figure kpo00038
는 로우 레벨로 된다. 리드/라이트 제어 신호 발생 회로(10)은 로우 레벨의 라이트 인에이블 신호
Figure kpo00039
에 응답해서 입력 버퍼 회로(9)를 동작 상태로 하는 전위의 신호 RW2를 출력한다. 따라서, 입력 버퍼 회로(9)는 동작 상태로 된다. 동작 상태로 된 입력 버퍼 회로(9)는 외부에서 공급된 데이타 Din에 대응하는 출력 신호를 형성한다. 선택 회로(7)은 상술한 리드 동작일 때와 같은 동작을 한다. 그 때문에, 선택 회로(7)은 4개의 게이트 g1~g4중 인가된 어드레스 신호 Ax8과 Ay8에 의해서 결정되는 1개의 게이트만을 연다. 4개의 게이트 g1~g4중에서 열려진 게이트를 통해서 상기 입력 버퍼 회로(9)의 출력 신호가 4개의 드라이버 din1~din4중 대응하는 1개의 드라이버로 보내진다.
입력 버퍼 회로(9)의 출력 신호가 공급된 드라이버에서의 출력 신호는 4개의 주증폭기 MA1~MA4중에서 대응하는 1개의 주증폭기를 거쳐서 메모리셀 어레이(1)에 공급된다. X디코더(2a), (2b) 및 Y디코더(3a), (3b)는 이들 디코더에서 공급된 어드레스 신호 Ax0~Ax7및 Ay0~Ay7에 의해 결정되는 메모리셀 매트릭스(1a)~(1d)에서 각각 1개의 메모리셀을 선택한다. 메모리셀 매트릭스와 주증폭기는 1대 1로 대응하고 있다. 이 때문에 4개의 주증폭기 MA1~MA4 중, 상기 입력 버퍼 회로(9)의 출력 신호가 공급된 주증폭기에서의 출력 신호가 대응하는 메모리셀 매트릭스내의 선택된 메모리셀에 인가되어 그 메모리셀에 라이트된다.
그리고 이때(데이타 라이트 동작시)출력 버퍼 회로(8)은 내부 제어 신호 발생 회로(5b)에서 이들을 동작 상태로 하는 전위(하이 레벨)의 신호 øop가 공급되지 않기 때문에 동작하지 않는다. 상기 신호 øop는 상기 리드/라이트 제어 신호 발생 회로(10)에서의 제어 신호 RW2 등에 따라서 형성되며, 데이타 라이트시에는 로우 레벨로 되고, 데이타 리드시에는 하이 레벨로 된다.
256K 비트의 다이나믹 RAM을 니블 모드로 사용할 때, 상술한 통상의 동작 모드와 같이
Figure kpo00040
신호의 최초의 하강과
Figure kpo00041
신호의 최초의 하강에 의해서 어드레스 신호 Ax0~Ax8과 Ay0~Ay8이 어드레스 버퍼 회로(4)로 입력된다. 따라서 상술한 통상의 동작 모드일 때와 같이 어드레스 신호 Ax0~Ax7및 Ay0~Ay7에 의해 4개의 메모리셀 매트릭스에서 각각의 하나의 메모리셀이 선택됨과 동시에, 어드레스 신호 Ax8, Ay8에 의해 상기 선택된 4개의 메모리셀중의 1개가 선택된다. 즉, 선택 회로(7)은 어드레스 신호 Ax8및 Ay8에 의해 결정된 하나의 출력선만을 하이 레벨로 하고, 나머지 출력선을 로우 레벨로 한다.
니블 모드에서
Figure kpo00042
신호가 로우 레벨로 하강하고 있는 동안에
Figure kpo00043
신호는 제3도에 도시된 바와같이 짧은 주기로 변화한다.
전환 신호 발생 회로(6)은
Figure kpo00044
신호와
Figure kpo00045
신호로서 모드가 정상 모드인가 또는 니블 모드인가를 판단한다. 즉,
Figure kpo00046
신호가 로우 레벨로 하강한 후
Figure kpo00047
신호가 로우 레벨로 하강되고, 그후
Figure kpo00048
신호가 변화하지 않았을 때(정상 모드), 전환 신호 발생 회로(6)은 상술한 바와같이 로우 레벨의 제어 신호 øNF를 출력한다. 이에 대해서
Figure kpo00049
신호가 로우 레벨로 하강한 후,
Figure kpo00050
신호가 로우 레벨로 하강되고, 그후 다시
Figure kpo00051
신호가 변화하였을 때(니블 모드),
Figure kpo00052
신호의 2번째의 로우 레벨로의 하강에 동기해서 제어 신호 øNF를 로우 레벨에서 하이 레벨로 변환한다. 제어 신호 øNF가 하이 레벨로 변화하므로, 게이트 Ga는 닫혀지고 게이트 Gb는 제어 신호 CAS'를 제어 신호 øc로서 출력한다.
게이트 Ga가 닫혀지기 때문에 선택 회로(7)에는 어드레스 버퍼 회로(4)의 출력 신호(내부 어드레스 신호 ax8,
Figure kpo00053
, ay8,
Figure kpo00054
)가 공급될 수 없게 된다. 게이트 Gb는 제어신호 øc로서 제어 신호 CAS'를 시프트 레지스터와 같은 동작을 하는 선택 회로(7)에 공급한다. 제어 신호 CAS'는
Figure kpo00055
신호에 따라서 형성된 신호로서
Figure kpo00056
신호의 로우 레벨로의 하강에 동기해서 하이 레벨로 상승하는 신호이다. 제3도에 도시된 바와같이,
Figure kpo00057
신호가 다시 하강하면, 이에 응답해서 제어 신호 CAS'는 다시 상승한다. 즉 니블 모드에 있어서, 제어 신호 CAS'는 로우 레벨에서 하이 레벨로의 상승과 하이 레벨에서 로우 레벨로의 하강을 교대로 반복하는 펄스 신호로 된다.
니블 모드에서 최초에 하이 레벨이 되는 선택 회로(7)의 출력선은 정상 모드인 때와 마찬가지로,
Figure kpo00058
신호가 하강할 때와
Figure kpo00059
신호가 하강할 때에 거두어 들인 어드레스 신호 Ax8와 Ay8에 의해서 결정된다. 즉,
Figure kpo00060
신호가 변화하고, 다음에
Figure kpo00061
신호가 변화한후, 재차
Figure kpo00062
신호가 변화할 때까지 선택 회로(7)은 니블 모드나 정상 모드나 동일 동작을 한다. 예를들면,
Figure kpo00063
신호 및
Figure kpo00064
신호가 하강할 때에 취해진 어드레스 신호 Ax8과 Ay8에 따라서 형성된 내부 어드레스 신호 ax8,
Figure kpo00065
, ay8,
Figure kpo00066
에 의해서 디코더(13)에 레지스터(11-2)에 하이 레벨의 디코드된 신호를 출력하고, 나머지 레지스터에 대해서 각각 로우 레벨의 디코드된 신호를 출력한다. 이 경우, 시프트 클럭 øc(제어신호 CAS1)이 하이 레벨로 상승하므로 각각의 레지스터는 디코더(13)에서 대응하는 디코드된 신호를 취한다. 시프트 클럭 øc(제어신호 CAS1)가 로우 레벨로 하강할 때, 레지스터(11-2)의 출력 신호가 하이 레벨로 되고, 나머지 레지스터의 출력 신호가 로우 레벨로 된다. 다음에
Figure kpo00067
신호가 하이 레벨로 상승된다. 이
Figure kpo00068
신호의 하이 레벨로의 상승에 동기해서, 내부 제어 신호 발생 회로(5b)가 하이 레벨의 제어신호
Figure kpo00069
을 발생한다. 제어신호
Figure kpo00070
가 하이 레벨로 될 때, 선택 회로(7)내의 디코더(13)이 비동작 상태로 됨과 동시에, 디코더(13)의 출력 신호가 실질적으로 각 레지스터에 공급되지 않게 된다. 이로 인해서 각각의 레지스터는 그 앞단의 출력 신호를 입력신호로서 입력한다.
즉,
Figure kpo00071
신호가 다시 로우 레벨로 하강할 때, 제어신호 øNF가 하이 레벨이 되고 각각의 레지스터에 제어신호 CAS'가 시프트 클럭 øc로서 인가된다. 이 시프트 클럭(제어신호 CAS')이 하이 레벨로 상승할 때, 예를들면 레지스터(11-1)은 그 앞단의 레지스터(11-2)의 출력 신호를 입력 신호로서 받아들이고 마찬가지로 레지스터(11-2)는 레지스터(11-3)의 출력 신호를 입력 신호로서 받아들인다. 시프트 레지스터(11)은 레지스터(11-1) 내지 (11-4)가 루프로 구성되므로, 레지스터(11-4)는 그 앞단의 레지스터(11-1)의 출력 신호를 입력 신호로서 받아들인다.
다음에 CAS' 신호가 다시 로우 레벨로 하강할 때, 각각의 레지스터는 그 레지스터에서 받아들인 입력 신호에 대응한 신호를 출력한다. 따라서, 상기 실시예에서 CAS'신호가 하강할 때, 레지스터(11-2)의 출력 시노는 하이 레벨이 되고, 나머지 레지스터(11-2) 내지 (11-4)의 출력 신호는 각각 로우 레벨이 된다.
Figure kpo00072
신호가 하이 레벨로의 상승과 로우 레벨로의 하강을 교대로 반복할 때마다 상술한 동작이 반복된다. 즉, 레지스터(11-2), (11-1) 및 (11-4), (11-3)의 순으로 하이 레벨의 신호를 출력한다. 바꾸어 말하면,
Figure kpo00073
신호가 변화할때마다 출력선 N2, N1, N4, N3의 순으로 하이 레벨이 된다.
따라서, 선택 회로(7)의 각각의 출력선에 대응한 게이트 회로 G1~G4(g1~g4)가 차례로 열린다. 상기 예에서는 우선 게이트 회로 G2(g2)가 열려지고, 다음에
Figure kpo00074
신호가 하강할 때마다 게이트 회로 G1, G4, G3(g1, g4, g3)의 순서로 열린다.
상술한 바와 같이, 어드레스 신호 Ax0~Ax7과 Ay0~Ay7에 의해 4개의 메모리셀 매트릭스에서 각각 1개의 메모리셀이 선택된다. 따라서 메모리셀 매트릭스에 대응한 각각의 주증폭기 MA1~MA4는 대응하는 메모리셀 매트릭스에서 선택된 메모리셀의 데이타를 증폭하여 래치한다.
이로 인하여, 우선 어드레스 신호 Ax8과 Ay8에 의해서 1개의 게이트 회로가 열리고, 그것에 대응하는 주증폭기에 래치된 데이타가 출력 버퍼 회로(8)에 공급되어 출력된다. 다음에
Figure kpo00075
신호가 하강할 때마다 나머지 주증폭기에 래치된 데이타가 출력 버퍼 회로(8)에 차례로 공급되어 차례로 리드된다. 상술한 예에 있어서는 우선 주증폭기 MA2에 래치된 데이타가 출력되고, 계속해서 주증폭기 MA1, MA4, MA3에 래치된 데이타의 순서로 출력된다.
이와 같이 니블 모드에서 4비트의 데이타를 주증폭기에서 리드하도록 동작하는 시프트 레지스터(11)이
Figure kpo00076
신호의 변화에 의해서 구동되므로 어드레스 신호를 변화시켜서 메모리셀 어레이 내에서 1비트씩 데이타를 리드하는 종래 방식에 비해서 고속으로 데이타를 리드할 수가 있다.
니블 모드에서 데이타를 라이트하는 경우, 로우 레벨의 라이트 인에이블 신호
Figure kpo00077
에 의해서 리드/라이트 제어 신호 발생 회로(10)이 입력 버퍼 회로(9)를 동작 상태로 하는 제어신호 RW2를 출력한다. 이때, 출력 버퍼 회로(8)은 신호 øop에 의해 비동작 상태로 된다. 상술한 리드 동작일때와 같이 라이트 동작에서도,
Figure kpo00078
신호의 변화에 의해 선택 회로(7)내의 시프트 레지스터(11)이 동작하여 4비트의 데이타는 게이트 g1~g4를 거쳐 메모리셀 매트릭스(1a)~(1d)중 대응하는 메모리셀 매트릭스 내의 메모리셀에 차례로 라이트되어 간다.
예를들면, 상술한 리드 동작일 때와 마찬가지로 선택 회로(7)의 출력선 N2가 최초로 하이 레벨이 되고, 다음에
Figure kpo00079
신호의 번화에 따라 출력선 N1, N4, N3의 순서로 하이 레벨이 된다. 처음의 데이타는 게이트 g2를 거쳐서, 예를들면 메모리셀 매트릭스(1b)내의 메모리셀에 전달되고, 다음의 데이타는 게이트 g1을 거쳐서 메모리셀 매트릭스(1a)내의 메모리셀에 전달된다. 마찬가지로, 그 다음의 데이타는 게이트 g4를 거쳐서 메모리셀 매트릭스(1d)내의 메모리셀에, 4비트째의 데이타는 게이트 g3을 거쳐서 메모리셀 매트릭스(1c)내의 메모리셀에 각각 전달되어 라이트된다. 메모리셀 매트릭스(1a)~(1d)에 있어서 데이타가 라이트되는 메모리셀은 어드레스 신호 Ax0~Ax7및 Ay0~Ay7에 의해서 결정되는 메모리셀이다. 바라지 않는 데이타가 메모리셀에 라이트되는 것을 방지하기 위해서 제어신호 øc가 입력 버퍼 회로(9)에 인가된다. 입력 버퍼 회로(9)는 바라지 않은 데이타가 메모리셀에 전달되는 것을 방지하도록 제어신호 øc에 동기하여 외부에서 데이타를 받아들인다.
이 다이나믹 RAM을 니블 모드로 사용한 후, 데이타의 리드 또는 라이트를 하기 위하여
Figure kpo00080
신호와
Figure kpo00081
신호를 로우 레벨로 하강하면, 이때 사용된 어드레스 신호에 따른 새로운 내부 어드레스 신호가 게이트 Ga를 거쳐서 래치회로(12)에 공급된다. 이때, 내부 제어 신호 발생 회로(5b)는 로우 레벨의 제어신호
Figure kpo00082
를 출력하고 있다. 이 때문에, 디코더(13)은 새로운 내부 어드레스 신호를 받는 것과 동시에, 이들 어드레스 신호를 디코드하고 디코드된 신호를 시프트 레지스터(11)로 출력한다. 시프트 레지스터(11)은 시프트 클럭 øc가 하이 레벨로 상승할 때 상기 디코드된 신호를 받아들이고, 시프트 클럭 øc가 로우 레벨로 하강할 때 받아두었던 디코드된 신호에 따른 신호를 출력한다. 그후, 정상 모드이면 상술한 바와 같이 정상 모드의 동작이 행하여지고, 니블 모드이면 상술한 바와 같이 니블 모드의 동작이 행하여진다.
이와 같이 니블 모드에 있어서는 X어드레스 신호 Ax0~Ax8과 Y어드레스 신호 Ay0~Ay8을 한번 공급하면,
Figure kpo00083
신호를 변화시키는 것만으로 4비트의 데이타를 연속적으로 리드하거나 라이트할 수가 있다. 또, 정상 동작모드에서는 1번 핀을 어드레스 신호 A8용으로서 사용하고, 어드레스 신호 Ax8과 Ay8을 시분할 방법으로 공급함으로서 바라는 1개의 메모리셀에서 데이타를 리드하거나 라이트할 수가 있다. 즉, 이 실시예의 RAM은 니블 모드에서도 통상의 256K비트 RAM으로서 사용할 수 있도록 되어 있다.
이 실시예의 반도체 메모리 장치를 니블 모드로 사용할 때, 메모리 어레이에서 선택된 다수개의 메모리셀 중에서, 또 1개의 메모리셀을 선택하기 위해 사용되는 시프트 레지스터의 처음 상태를 결정하는 어드레스 신호로서 같은 핀을 시분할로 공급되는 어드레스 신호를 사용한다. 따라서, 이 어드레스 신호에 해당하는 신호를 반도체 메모리 장치안에 형성하도록 하면, 상기 핀을 어드레스 신호의 입력용 이외의 핀으로서 사용할 수 있다.
예를들어, 다음과 같은 구조로 하여도 좋다. 먼저, 어드레스 버퍼 회로(4)의 어드레스 신호 A8의 입력 노드 N11과 제4도에 도시한 어드레스 신호 입력용의 핀(1번핀)을 전기적으로 분리시키고, 노드 N11을 회로의 접지 전위점과 같은 소정의 전위점에 접속시킨다. 그후, 제5도에 도시한 바와 같이 어드레스 버퍼 회로(4)에 있어서, X어드레스 신호 Ax8에서 어드레스 신호 ax8및
Figure kpo00084
를 형성하는 인버터 IV1, IV2의 입력 노드 N5와 Y어드레스 신호 Ay8에서 어드레스 신호 ay8및
Figure kpo00085
를 형성하는 인버터 IV3, IV4의 입력 노드 N6을 각각 소정의 전위로 설정한다. 동일 도면에 도시되어 있는 노드 N7내지 N10을 각각 소정의 전위로 접속하면, 상기 어드레스 신호 입력용의 핀(1번핀)을 다른 용도로 사용할 수가 있다.
절약된 1번핀을 재생 제어신호용의 핀으로 사용하면, 이 실시예의 다이나믹 RAM은 종래의 64K비트 RAM과 호환성을 갖게 할 수가 있으며, 동시에 대용량화가 도모된다. 이때에는 재생동작을 하기 위하여 필요한 회로를 이 반도체 기억 장치내에 마련할 필요가 있다.
이와 같이 외부로부터 같은 핀에 시분할로 공급되어야 할 어드레스 신호를 반도체 메모리 장치내에 형성하였을 때, 이 반도체 메모리 장치는 항상 니블 모드로 동작한다. 어드레스 신호 Ax8과 Ay8이 각각 항상 소정의 전위로 유지되므로,
Figure kpo00086
신호가 최초로 하강하였을 때와
Figure kpo00087
신호가 최초로 하강하였을 때에 받아들여진 어드레스 신호 Ax8및 Ay8은 각각 항상 정해진 신호로 된다. 따라서, 니블 모드에 있어서, 시프트 레지스터(11)을 구성하는 다수개의 레지스터중, 최초로 하이 레벨의 출력 신호를 형성하는 레지스터는 항상 같게 된다. 이러한 이유로 니블 모드에 있어서 데이타가 리드되고 또는 라이트되는 메모리셀 매트릭스의 순서는 항상 같게 된다.
또, 선택 회로(7)에 공급되는 신호를 상술한 바와 같이 반도체 기억장치내에 형성하는 경우는 선택 회로(7)의 출력신호가 어드레스 버퍼 회로(4)에 대해서 나쁜 영향을 주지 않도록 하면 상기 게이트 Ga를 생략할 수가 있다.
선택 회로(7)에 공급하는 신호를 상술한 바와 같이 반도체 기억장치내에 형성하기 위하여 제4도에서 노드 N7내지 N10을 각각 소정의 전위에 접속하면, 어드레스 신호 A8용의 인버터 IV1내지 IV4등을 생략할 수가 있다. 이 때문에 칩의 면적을 작게 할 수가 있으며, 값싸게 할 수가 있다. 그러나 이 경우, 노드 N7과 N8은 서로 다른 전위(예를들면, Vcc와 Vss)로 접속하고, 노드 N9와 N10도 서로 다른 전위(예를들면 Vss와 Vcc)로 접속해야 한다.
또, 제6도에 있어서 디코더(13) 및 래치 회로(12) 대신에 시프트 클럭 øc(제어신호 CAS1)가 하이 레벨로 상승할 때, 시프트 레지스터(11)에 소정의 전압을 갖는 신호를 출력하는 회로를 설치하도록 하여도 된다. 예를들면, 레지스터(11-1)이 하이 레벨의 신호를 출력하고, 나머지 레지스터에 로우 레벨의 신호를 출력하는 회로를 설치하여도 좋다.
또, 상술의 설명에서는 외부에서 같은 핀을 거쳐서 시분할 방법으로 공급되는 어드레스 신호에 해당하는 신호를 반도체 내부에 형성하도록 하고 있지만, 그 대신에 상기 핀 즉, 제1번 핀에 소정의 전위를 인가하여도 된다.
예를들면, 제1번 핀에 회로의 접지 전위를 정상적으로 인가하여도 된다. 이와 같이 하면, 반도체 기억장치내에 어드레스 신호를 형성하였을 때와 마찬가지로 이 반도체 기억장치는 니블 모드로 동작한다. 이 경우, 반도체 기억장치 내부에서 어드레스 신호에 해당하는 신호를 형성하는 상술한 경우와 마찬가지로, 256K비트의 다이나믹 RAM의 어드레스 신호의 수가 64K 비트의 다이나믹 RAM의 어드레스 신호의 수와 같게 되며, 또한 256K비트 다이나믹 RAM의 패키지의 핀 배치가 64K비트 다이나믹 RAM의 패키지의 핀 배치와 거의 같게 되므로 종래의 64K비트의 다이나믹 RAM과 256K 비트 다이나믹 RAM의 호환성을 갖게할 수 있으며, 동시에 16핀의 패키지로 대용량화가 도모된다.
또, 종래의 64K비트의 다이나믹 RAM을 사용할 때와 마찬가지로 재생 제어신호가 제1번 핀에 공급되도록 하여도 된다. 이 경우, 재생 제어신호가 소정의 전위로 되어 있을 때, 데이타의 리드 동작 또는 라이트 동작을 하면 된다. 이와 같은 방법으로 간단하게 대용량의 메모리를 얻을 수 있다.
상술한 실시예의 반도체 기억장치에서, 시분할 방법으로 같은 핀에 공급되는 어드레스 신호가 메모리셀 어레이에서 선택된 다수개의 메모리셀중에서 다시 1개의 메모리셀을 선택하기 위하여 사용되는 시프트 레지스터의 최초의 상태를 결정하는 어드레스 신호로서 사용된다. 이러한 이유로, 상술한 바와 같이 이 핀을 소정의 전위로 하는 것만으로 간단하게 이 반도체 기억장치를 니블 모드로 동작시킬 수가 있다. 그러나, 만일 다른 핀에 공급되는 어드레스 신호에 의해서 상기 시프트 레지스터의 최초의 상태를 결정하도록 한 경우, 핀에 인가되는 전압(신호)을 시간적으로 변화시키지 않으면 반도체 기억장치를 상술한 것과 같은 니블 모드로 동작시킬 수가 없다. 즉, 각 핀에 인가되는 전압(신호)을 시간적으로 변화시키기 위한 특별한 회로가 필요하게 된다.
이 실시예의 다이나믹 RAM을 내장하는 패키지의 핀 배치와 종래의 64K 비트 다이나믹 RAM을 내장하는 패키지의 핀 배치는 제1번 핀만이 상이하기 때문에, 64K 비트의 다이나믹 RAM에서 256K 비트의 다이나믹 RAM으로 기억 용량을 증가시킬 경우, 배선의 간단한 변경만으로 끝낼 수 있다.
상술한 실시예에 있어서, 어드레스 신호 A0~A7에 의해 선택된 메모리셀에 저장되어 있는 데이타의 단일 비트는 각각 4개의 주증폭기에 의해 리드되고 래치되며, 시프트 레지스터는 주증폭기에 래치된 데이타를 순차적으로 출력하도록
Figure kpo00088
신호에 의해 동작시킨다. 따라서, 이러한 데이타의 리드를 고속으로 행하는 것이 가능하다. 또, 정상 동작시에는 1번 핀을 어드레스 신호 A8의 입력용 핀으로 사용하고, 최상위 비트로 시프트 레지스터를 포함하는 선택 회로(7)를 동작시켜서 4개의 메모리셀 매트릭스에서 각각 선택된 메모리셀 중에서 다시 1개를 선택하도록 하고 있기 때문에 회로 구성상 유리하다. 즉, 1M 비트(=1,048,576비트)의 메모리 어레이를 서로 같은 구성의 4개의 메모리셀 매트릭스(기억 용량이 256K비트)로 분할하고, 어드레스 신호 A0~A8에 의해서 각 메모리셀 매트릭스에서 1개씩 메모리셀을 선택하고, 항상 니블 모드로 동작하도록 된 선택 회로(7)에 의해서 선택된 4개의 메모리셀에서 다시 1개의 메모리셀을 선택하도록 하면 어드레스 신호 디코더의 설계 변경을 크게 하지 않아도 256K 비트의 다이나믹 RAM과 동일한 설계 구조로 용이하게 1M 비트의 다이나믹 RAM을 얻을 수가 있다. 제1번 핀은 상기 어드레스 신호 A8의 입력용 핀으로 하면, 16핀의 패키지에 1M 비트의 반도체 기억장치를 내장할 수가 있다.
본 발명은 상기 실시예에 한정된 것이 아니다. 예를들면, 메모리셀 어레이를 구성하는 메모리셀 캐트릭스의 수를 많게 해서 각 메모리셀 매트릭스에서의 각각의 출력 데이타를 상술한 바와 같이 시프트 레지스터등에 의하여 연속적으로 외부로 출력하도록 제어하여도 좋다. 이때, 라이트 동작에 있어서도, 외부에서 공급되는 입력 데이타를 상술한 바와 같이 시프트 레지스터 등에 의해서 각 메모리셀에 매트릭스를 차례로 분할해서 제어하면, 어드레스 신호용의 핀을 증가시키지 않고, 대용량화를 도모할 수가 있다. 예를들면, 1M 비트 이상의 반도체 기억 장치이어도 16핀의 패키지로 내장할 수가 있게 된다. 또 상술한 각각의 레지스터는 제어신호 øNF가 로우 레벨일 때 디코더(13)의 출력 신호를 입력 신호로서 받아들이고, 제어신호 øNF가 하이레벨일 때 앞단의 레지스터의 출력 신호를 입력 신호로서 받아들이도록 하여도 좋다.

Claims (14)

  1. X계의 어드레스 신호와 Y계의 어드레스 신호를 어드레스 신호용 입력단자에 멀티 플렉스에 의해 입력하는 반도체 기억장치에 있어서, 상기 서로 멀티 플렉스되는 어드레스 신호쌍 중의 특정 어드레스 신호쌍에 대응한 어드레스 신호용 입력단자(A8)을 제외한 다른 어드레스 신호용 입력단자(A0-A7)에 어드레스 신호를 입력하는 것에 의해서 여러개의 메모리셀이 선택되고, 상기 특정 어드레스 신호쌍에 대응한 어드레스 신호용 입력단자를, 선택되는 상기 여러개의 메모리셀의 출력을 순차 리드라이트하는 모드에 있어서의 출력 순서 결정 신호 단자로한 반도체 기억장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 특정 어드레스 신호쌍이 입력되는 어드레스 신호용 입력단자를, 모든 어드레스 단자의 최상위 비트에 대응시킨 반도체 기억장치.
  3. 특허청구의 범위 제2항에 있어서, 상기 반도체 기억장치는 여러개의 메모리 매트릭스(1a, 1b, 1c, 1d)를 갖고, 동일한 어드레스 신호에 의해서 여러개의 비트의 데이타가 동시에 리트 라이트되는 반도체 기억장치.
  4. 특허청구의 범위 제3항에 있어서, 상기 반도체 기억장치는 시프트 레지스터의 기능을 갖는 구동회로(7)을 구비하고, 여러개의 비트의 데이타가 연속적으로 리드 라이트되는 반도체 기억장치.
  5. 로우 및 칼럽을 따라서 형성된 여러개의 메모리셀을 각각 갖는 여러개의 메모리셀 매트릭스(1a, 1b, 1c, 1d)로 구성되는 메모리셀 어레이(1), 소정수의 비트를 갖는 어드레스 신호를 받도록 결합된 어드레스 버퍼(4), 라이트 동작 동안 상기 메모리셀 어레이로 라이트될 데이타를 받기 위한 입력단자를 갖는 입력 버퍼(9), 리드 동작 동안 상기 메모리셀 어레이로부터 리드될 정보를 출력하기 위한 출력단자를 갖는 출력 버퍼(8), 상기 어드레스 버퍼(4)와 상기 메모리셀 어레이(1)에 결합되고, 상기 어드레스 버퍼로부터 받은 어드레스 신호의 소정수으 하위 비트로 구성되는 어드레스 신호의 제1의 부분에 따라서, 상기 메모리셀 매트릭스의 각각에서 메모리셀을 동시에 선택하는 X 및 Y 디코더(2a, 2b, 3a, 3b), 상기 메모리셀 어레이(1)에서 동시에 선택된 모든 메모리셀에 각각 결합된 제1 및 제2의 스위칭 수단, 상기 입력 버퍼(9)의 출력과 상기 제1의 스위칭 수단의 입력 사이에 결합된 공통 입력단자, 상기 출력 버퍼(8)의 입력과 상기 제2의 스위칭 수단의 출력 사이에 결합된 공통 출력 단자와 상기 제1 및 제2의 스위칭 수단에 결합되고, 상기 어드레스 신호의 소정수의 상위 비트로 구성되는 상기 어드레스 신호의 제2의 부분에 따라서, 상기 메모리셀 어레이에서 상기 동시에 선택된 메모리셀중의 각각의 1개를 기억장치가 리드 동작에 있을 때는 상기 공통 출력단자에, 기억 장치가 라이트 동작에 있을때는 상기 공통 입력단자에 결합시키는 것을 제어하는 선택수단(7)을 포함하는 반도체 기억장치.
  6. 특허청구의 범위 제5항에 있어서, 또 상기 선택수단(7)과 상기 어드레스 버퍼(4)에 결합된 제어수단을 포함하고, 상기 제어수단은 상기 어드레스 신호의 상기 제2의 부분의 변화에 따라서만 상기 입력단자 또는 상기 출력 단자에 결합된 각각의 메모리셀의 선택을 변화시키기 위해, 상기 선택 수단을 제1의 모드에서 동작시키는 수단과 제2의 모드에서 동작시키는 수단을 포함하고, 상기 공통 입력 단자 또는 상기 공통 출력 단자에 결합하기 위한 상기 여러개의 메모리셀로부터의 각각의 메모리셀의 초기선택은, 상기 공통입력단자 또는 상기 공통 출력 단자에 결합하기 위한 상기 동시에 선택된 여러개의 메모리셀로부터의 다른 각각의 메모리셀의 선택이 상기 어드레스 신호의 제2의 부분에서 또 다른 변화를 필요로 하는 일 없이 상기 제어수단에 의해 받은 제어신호의 순서에 따라서 순차적인 동작으로 실행된 후, 상기 어드레스 신호의 상기 제2의 부분에 의존하는 반도체 기억장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 어드레스 신호의 상기 제2의 부분은 상기 어드레스 신호의 최상위 비트이고, 상기 어드레스 신호의 제1의 부분은 상기 최상위 비트를 제외한 상기 어드레스 신호의 모든 비트인 반도체 기억장치.
  8. 특허청구의 범위 제7항에 있어서, 상기 최상위 비트는 상기 최상위 비트로서 상기 어드레스 버퍼에 공급된 소정의 전위에 의해 결정되는 소정의 수와 항상 동일한 소정의 수인 반도체 기억장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 소정의 전위는 상기 소정의 최상위 비트가 상기 기억 장치의 외부로부터 상기 최상위 비트에 대응하는 외부 어드레스 비트를 받을 필요없이 마련되도록 상기 반도체 장치내에서 공급되는 반도체 기억장치.
  10. 특허청구의 범위 제8항에 있어서, 상기 소정의 전위는 상기 소정의 전위를 상기 반도체 장치의 외부핀에 인가하는 것에 의해 공급되는 반도체 기억장치.
  11. 특허청구의 범위 제6항에 있어서, 상기 제어수단은 또, 상기 어드레스 버퍼(4)와 상기 선택수단(7)사이에 결합되고, 상기 어드레스 신호의 제2의 부분이 상기 선택 수단에 결합되는 것을 제어하는 제1의 게이트(Ga), 상기 선택수단(7)에 결합되고, 상기 제2의 동작 모드에서 상기 어드레스 신호의 상기 제2의 부분을 변화시킬 필요없이 각각의 메모리셀을 순차적으로 선택하기 위해 상기 선택수단의 동작을 제어하는 제2의 게이트(Gb)와 상기 제1 및 제2의 게이트에 결합되고, 외부 모드 선택 장치로부터 상기 반도체 장치에 공급된 모드 선택 신호에 따라서 그의 동작을 제어하는 게이트 제어회로(6)을 포함하는 반도체 기억장치.
  12. 특허청구의 범위 제6항에 있어서, 또 상기 반도체 장치가 라이트 동작 동안 제2의 모드에서 동작할 때, 사익 제어수단에서 상기 선택수단(7)로 공급된 상기 제어신호의 순서와 상기 입력버퍼(9)로의 데이타의 수신과를 동기화하는 수단을 포함하는 반도체 기억장치.
  13. 특허청구의 범위 제5항에 있어서, 또 상기 어드레스 신호의 상기 제2의 부분에 따른 상기 공통 입력 단자 또는 상기 공통 출력 단자에 대한 결합을 위해 상기 동시에 선택된 여러개의 메모리셀에서 각각의 메모리셀을 초기에 선택하고, 그 후, 상기 어드레스 신호의 제2의 부분에서 또 다른 변화를 필요로 하는 일없이 상기 제어수단에 의해 받은 제어신호의 순서에 따른 순차적인 동작에 따라서, 상기 공통 입력단자 또는 상기 공통 출력 단자에 대한 결합을 위해 상기 동시에 선택된 여러개의 메모리셀에서 다른 각각의 메모리셀을 선택하는 수단을 포함하는 반도체 기억장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 어드레스 신호의 제2의 부분은 상기 어드레스 신호의 최상위 비트이고, 상기 어드레스 신호의 제1의 부분은 상기 최상위 비트를 제외한 상기 어드레스 신호의 모든 비트인 반도체 기억장치.
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