JPS5958690A - Ｉｃメモリ - Google Patents
ＩｃメモリInfo
- Publication number
- JPS5958690A JPS5958690A JP57168957A JP16895782A JPS5958690A JP S5958690 A JPS5958690 A JP S5958690A JP 57168957 A JP57168957 A JP 57168957A JP 16895782 A JP16895782 A JP 16895782A JP S5958690 A JPS5958690 A JP S5958690A
- Authority
- JP
- Japan
- Prior art keywords
- erase
- word line
- memory
- memory cell
- cell array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はＤＲＡＭＫ−おける記憶データ消去方法の改良
に関する。
に関する。
ら）技術の背景
近年半導体技術特に製造プロセスの進歩に伴いＬＳＩに
よる大容量のＩＣメモリが提供されるようになった。
よる大容量のＩＣメモリが提供されるようになった。
（Ｃ） 従来技術と問題点
従来より大容量のＤｌｌ、ＡＭ構成は多数のメモリセル
な同ト基板上に高密度に配置することより寿られ、その
メモリセルは第１図に示すように１個のトランジスタ（
’Ｉ”ｒ）と１１固の容ｕ（０）よりなり、その入出力
動作はワード線を高レベルあるいは低レベルにしてＴｒ
をオンさせてビット線のレベルなＣへ移して書込み、前
もってビット線のレベルを設定しておきＴｒをオンさせ
てＣのチャージをビット線へ移して読出するものである
。このＣに蓄られた電荷は周囲に存在するリーク電流の
ために電荷の値は時間の経過と共に次第に幽初の値と変
化して了い、Ｃにおけるデータが変化することになる。
な同ト基板上に高密度に配置することより寿られ、その
メモリセルは第１図に示すように１個のトランジスタ（
’Ｉ”ｒ）と１１固の容ｕ（０）よりなり、その入出力
動作はワード線を高レベルあるいは低レベルにしてＴｒ
をオンさせてビット線のレベルなＣへ移して書込み、前
もってビット線のレベルを設定しておきＴｒをオンさせ
てＣのチャージをビット線へ移して読出するものである
。このＣに蓄られた電荷は周囲に存在するリーク電流の
ために電荷の値は時間の経過と共に次第に幽初の値と変
化して了い、Ｃにおけるデータが変化することになる。
ＤＲＡＭにおいてにこのようなメモルセルを開用するた
め公知のように、０が電荷を失って記憶データを消失す
る前に読出し再度書込あヒ んでやるリフレッシュ動作を臆すことが行われている。
め公知のように、０が電荷を失って記憶データを消失す
る前に読出し再度書込あヒ んでやるリフレッシュ動作を臆すことが行われている。
ＤＲＡＭＫおけるＯの電荷保持能力を補うこのリフレッ
シュ動作は現在では国際的に（）−７σＣの範囲におい
て実際の電荷消失時間を充分にカッ（−する２ＭＳとさ
れている。そして例えば６４Ｉ（ビット容量のＤ）（、
ＡＭは通常１２８０−×５１２カラム×１ピツト、また
は２５６０−×２５６カラム×１ビツトに構成され１０
−を単位として行うリフレッシュサイクルはメモリセル
アレイの全記憶領域において１２８゛または２５６サイ
クルに及ぶ。このようにＤＩＬＡＭの作動中は常にシス
テムサイクル中に一定のりフレッシュサイクルが実行さ
れて記憶データを保持している。従って従来はＤＲＡＭ
の全記憶領域（（しけろデータを消去するためにはソフ
トウェアによりすべてのアドレスを選択動作して例えば
６４にビット容量においては１２８ｘ５１２または２５
６ｘ２５６に０を書込むことにより達成しており七のサ
イクルタイムを１μｓとすれば容量ビット数に比例して
７０瞬・Ｓ（書込みサイク／ｌ／＋７）みてｒｉｔ上６
５．５３６ｍ５）にも及ぶ長大な時間を要するので、特
にディスプレイの画面表示におけるバッファメモリとし
て使用する場合のように、しばしば全記憶領域の消去を
必要とするものはデータ消去の時間がかかり過ぎて使用
上の問題となる欠点があった０ （（１） 発明の目的 本発明の目的は上記の欠点を除去するため簡革な回路を
付加し容易な操作によってＤ几ＡＭＩＣおける全記憶領
域のデータを前述の例えば６５．５３６ｍ５Ｋ対しｌ、
２８ ｍｓまたに２．５６ｍ５レベルの短時間に消去
する手段を有するＩＣメモリを提供しようとするもので
らろ。
シュ動作は現在では国際的に（）−７σＣの範囲におい
て実際の電荷消失時間を充分にカッ（−する２ＭＳとさ
れている。そして例えば６４Ｉ（ビット容量のＤ）（、
ＡＭは通常１２８０−×５１２カラム×１ピツト、また
は２５６０−×２５６カラム×１ビツトに構成され１０
−を単位として行うリフレッシュサイクルはメモリセル
アレイの全記憶領域において１２８゛または２５６サイ
クルに及ぶ。このようにＤＩＬＡＭの作動中は常にシス
テムサイクル中に一定のりフレッシュサイクルが実行さ
れて記憶データを保持している。従って従来はＤＲＡＭ
の全記憶領域（（しけろデータを消去するためにはソフ
トウェアによりすべてのアドレスを選択動作して例えば
６４にビット容量においては１２８ｘ５１２または２５
６ｘ２５６に０を書込むことにより達成しており七のサ
イクルタイムを１μｓとすれば容量ビット数に比例して
７０瞬・Ｓ（書込みサイク／ｌ／＋７）みてｒｉｔ上６
５．５３６ｍ５）にも及ぶ長大な時間を要するので、特
にディスプレイの画面表示におけるバッファメモリとし
て使用する場合のように、しばしば全記憶領域の消去を
必要とするものはデータ消去の時間がかかり過ぎて使用
上の問題となる欠点があった０ （（１） 発明の目的 本発明の目的は上記の欠点を除去するため簡革な回路を
付加し容易な操作によってＤ几ＡＭＩＣおける全記憶領
域のデータを前述の例えば６５．５３６ｍ５Ｋ対しｌ、
２８ ｍｓまたに２．５６ｍ５レベルの短時間に消去
する手段を有するＩＣメモリを提供しようとするもので
らろ。
（ｅ） 発明の構成
この目的はダイナミックメモリセルアレイにおけるカラ
ムのビット線毎に接地電位との接続を開閉する手段およ
び該開閉手段を別途付加したワード線によって一括制御
する手段を備えてなり、該制御手段に消去１ｇ号を印加
して各ビット線を接地接続しつつ、ローアドレスデコー
ダにアドレス（ｙ号を印加し各ワード線を選択駆動して
メモリセルアレイにおける全記憶データを逐一消去する
ことを特徴とするＩＣメモリを提供することによって達
成することが出来る。
ムのビット線毎に接地電位との接続を開閉する手段およ
び該開閉手段を別途付加したワード線によって一括制御
する手段を備えてなり、該制御手段に消去１ｇ号を印加
して各ビット線を接地接続しつつ、ローアドレスデコー
ダにアドレス（ｙ号を印加し各ワード線を選択駆動して
メモリセルアレイにおける全記憶データを逐一消去する
ことを特徴とするＩＣメモリを提供することによって達
成することが出来る。
（ｆ） 発明の実施例
以下図面を参照しつつ本発明の一実施例について説明す
る。第２図は本発明の一実施例におけるＩＣメモリのブ
ロック図を示す。図において・１はローアドレスデコー
ダ・ワード線ドライバ、２はカラムアドレスデコーダ・
センスアンプおよびビット線ドライバ、３は消去ワード
線ドライバＱｆｌメモリユニットセルな構成するトラン
ジスタ、Ｃはメモリユニットセルを構成する容ｉｔ、Ｑ
ｏＳ（ｈ・・・Ｑ ｎ −１およびＱ。はメモリ消去用
トランジスタでろろ。
る。第２図は本発明の一実施例におけるＩＣメモリのブ
ロック図を示す。図において・１はローアドレスデコー
ダ・ワード線ドライバ、２はカラムアドレスデコーダ・
センスアンプおよびビット線ドライバ、３は消去ワード
線ドライバＱｆｌメモリユニットセルな構成するトラン
ジスタ、Ｃはメモリユニットセルを構成する容ｉｔ、Ｑ
ｏＳ（ｈ・・・Ｑ ｎ −１およびＱ。はメモリ消去用
トランジスタでろろ。
本発明による工０メモリにおいては通常のＤＲＡＭとし
ての書込みおよび読出し動作では外部からの消去信号を
印加しないので消去線ワードドライバ３は駆動されるこ
となくトランジスタＱ１〜ｎはオフ状態を保持している
ので従来と同様ドライバ１およびドライバ２にアクセス
してメモリのデータ入出力を行うことに変シはない。し
かし全記憶領域の消去が必要になったときは、消去ワー
ド線ドライバ３に消去信号を印加して作動せしめ、ワー
ド線ＥＦＬＡを駆動してＱ。１６．。をオンとして保持
し、ローアドレスグ号をドライバ１に印加しつつ逐一ワ
ード線＃０・・・＃Ｍを駆動すれば、ワード線＃Ｏ・・
・Ｍがそれぞれ選択される都度Ｑｏ・０．ｎの作動によ
り接地電位と接続状態にある各ビット線＃０・・・Ｎを
介シて各メモリセルの容量Ｃにおける電荷にすべて放電
されてＯを書込み動作したのと同様に各データが消去さ
れる。各ワード線＃０・・・Ｍが選択される都度ビート
線＃０・・・Ｎが一括して同時にＱ・・・Ｎを介して接
地されるので消去のためにドライバ２を選択駆動するこ
とばない。勿論ロードアドレスデコーダ・ワード線ドラ
イバを駆動するＳ度同期して消去ワード線ドライバ３に
消去信号を印加し任意のワード線を順次選択駆動して全
記憶領域は勿論記憶領域をワード線を単位として部分的
に消去用づ（ξる他、ドライバ１およびドライで（２を
選択して、０を県込むことにエリ任意のアドレスな消去
出来ることは従来に変りない。
ての書込みおよび読出し動作では外部からの消去信号を
印加しないので消去線ワードドライバ３は駆動されるこ
となくトランジスタＱ１〜ｎはオフ状態を保持している
ので従来と同様ドライバ１およびドライバ２にアクセス
してメモリのデータ入出力を行うことに変シはない。し
かし全記憶領域の消去が必要になったときは、消去ワー
ド線ドライバ３に消去信号を印加して作動せしめ、ワー
ド線ＥＦＬＡを駆動してＱ。１６．。をオンとして保持
し、ローアドレスグ号をドライバ１に印加しつつ逐一ワ
ード線＃０・・・＃Ｍを駆動すれば、ワード線＃Ｏ・・
・Ｍがそれぞれ選択される都度Ｑｏ・０．ｎの作動によ
り接地電位と接続状態にある各ビット線＃０・・・Ｎを
介シて各メモリセルの容量Ｃにおける電荷にすべて放電
されてＯを書込み動作したのと同様に各データが消去さ
れる。各ワード線＃０・・・Ｍが選択される都度ビート
線＃０・・・Ｎが一括して同時にＱ・・・Ｎを介して接
地されるので消去のためにドライバ２を選択駆動するこ
とばない。勿論ロードアドレスデコーダ・ワード線ドラ
イバを駆動するＳ度同期して消去ワード線ドライバ３に
消去信号を印加し任意のワード線を順次選択駆動して全
記憶領域は勿論記憶領域をワード線を単位として部分的
に消去用づ（ξる他、ドライバ１およびドライで（２を
選択して、０を県込むことにエリ任意のアドレスな消去
出来ることは従来に変りない。
（ｇ）発明の詳細
な説明したように本発明によｎば従来リフトウェアによ
り全アドレスに逐一０を曹込むため時間を要した大容量
ＩＣメモ！Ｊ （ＤＲＡＭ月こおける全記憶領域のデー
タに力てローアドレスについて順にアクセスするだけの
ザイクルで績むので従来に比較して遥かに短時間で記憶
データを消去することが出来る。また本購成は従来の構
成に消去ワード線およびトランジスタＱＯ−ｎ’ｐ追加
したが、消去ワード線は従来のワード腺−１ｔｏ−Ｍに
Ｐ１％：であり、Ｑｏ ｎも同一配置で容量が短絡ない
しは除去でれて直接接地した形でらり従来技術によって
容易に実現出来るので有用でめる。
り全アドレスに逐一０を曹込むため時間を要した大容量
ＩＣメモ！Ｊ （ＤＲＡＭ月こおける全記憶領域のデー
タに力てローアドレスについて順にアクセスするだけの
ザイクルで績むので従来に比較して遥かに短時間で記憶
データを消去することが出来る。また本購成は従来の構
成に消去ワード線およびトランジスタＱＯ−ｎ’ｐ追加
したが、消去ワード線は従来のワード腺−１ｔｏ−Ｍに
Ｐ１％：であり、Ｑｏ ｎも同一配置で容量が短絡ない
しは除去でれて直接接地した形でらり従来技術によって
容易に実現出来るので有用でめる。
第１図は従来および本発明の一実施例におけるダイナミ
ックメモリユニットセルの構成図および第２図は本発明
の一実施例におけるＩＣメモリのブロック図でおる。 図において０はダイナミックメモリセルアレイ、１はロ
ーアドレスデコーダ・ワード線ドライバ、３は消去ワー
ド線ドライバおよびＱｏ ＝ ｎはトランジスタである
。
ックメモリユニットセルの構成図および第２図は本発明
の一実施例におけるＩＣメモリのブロック図でおる。 図において０はダイナミックメモリセルアレイ、１はロ
ーアドレスデコーダ・ワード線ドライバ、３は消去ワー
ド線ドライバおよびＱｏ ＝ ｎはトランジスタである
。
Claims (1)
- ダイナミックメモリセルアレイにおけるカラムのビット
線毎に接地電位との接続を開閉する手段および該開閉手
段を別途付加したワード線によって一括制御する手段を
備えてな力、該制御手段に消去信号を印加して各ビット
線を接地接続しつつ、ローアドレスデコーダにアドレス
信号を印加し各ワード線を選択駆動して、メモリセルア
レイにおける全記憶データを逐一消去することを特徴と
するＩＣメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168957A JPS5958690A (ja) | 1982-09-28 | 1982-09-28 | Ｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57168957A JPS5958690A (ja) | 1982-09-28 | 1982-09-28 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958690A true JPS5958690A (ja) | 1984-04-04 |
Family
ID=15877685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57168957A Pending JPS5958690A (ja) | 1982-09-28 | 1982-09-28 | Ｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958690A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145595A (ja) * | 1983-12-30 | 1985-08-01 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路ランダム・アクセス・メモリ装置 |
| JPS6148193A (ja) * | 1984-08-13 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62279597A (ja) * | 1986-05-28 | 1987-12-04 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63149899A (ja) * | 1986-12-15 | 1988-06-22 | Toshiba Corp | 半導体メモリ |
| JPS63214998A (ja) * | 1987-03-03 | 1988-09-07 | Nec Corp | 半導体メモリ |
| JPH0461091A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | メモリ素子 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56156986A (en) * | 1980-04-30 | 1981-12-03 | Nec Corp | Semiconductor storage device |
| JPS5785255A (en) * | 1980-11-17 | 1982-05-27 | Nec Corp | Memory storage for integrated circuit |
| JPS58155597A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | 半導体メモリの書き込み制御方式 |
-
1982
- 1982-09-28 JP JP57168957A patent/JPS5958690A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56156986A (en) * | 1980-04-30 | 1981-12-03 | Nec Corp | Semiconductor storage device |
| JPS5785255A (en) * | 1980-11-17 | 1982-05-27 | Nec Corp | Memory storage for integrated circuit |
| JPS58155597A (ja) * | 1982-03-10 | 1983-09-16 | Hitachi Ltd | 半導体メモリの書き込み制御方式 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60145595A (ja) * | 1983-12-30 | 1985-08-01 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路ランダム・アクセス・メモリ装置 |
| JPS6148193A (ja) * | 1984-08-13 | 1986-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62279597A (ja) * | 1986-05-28 | 1987-12-04 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63149899A (ja) * | 1986-12-15 | 1988-06-22 | Toshiba Corp | 半導体メモリ |
| JPS63214998A (ja) * | 1987-03-03 | 1988-09-07 | Nec Corp | 半導体メモリ |
| JPH0461091A (ja) * | 1990-06-29 | 1992-02-27 | Nec Corp | メモリ素子 |
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