JPH05189975A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JPH05189975A JPH05189975A JP4005338A JP533892A JPH05189975A JP H05189975 A JPH05189975 A JP H05189975A JP 4005338 A JP4005338 A JP 4005338A JP 533892 A JP533892 A JP 533892A JP H05189975 A JPH05189975 A JP H05189975A
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Abstract
(57)【要約】
【目的】 占有面積が小さく、信頼性の高いパラレルデ
ータ−シタアルデータ変換機能付き半導体記憶装置を得
ることを目的とする。 【構成】 多ビット構成の半導体記憶装置において、ビ
ットラインデコーダ１３に各ビットを指示するポイント
信号発生手段１８を設け、同一ワードライン１４につな
がっている各ビットのビットライン１５をポイント信号
１９に従って順次選択するようにする。そして、メモリ
セルに保持されているデータをセンスアンプ１７にて順
次読みだす。 【効果】 ビットラインデコーダ１３で各ビットライン
の各々を順次選択するので、従来必要としたシフトレジ
スタを省くことができ、またセンスアンプを一つにする
ことができ、部品点数を減らすことにより占有面積が小
さく、信頼性の高いパラレルデータ−シタアルデータ変
換機能付き半導体記憶装置を得ることができる。
ータ−シタアルデータ変換機能付き半導体記憶装置を得
ることを目的とする。 【構成】 多ビット構成の半導体記憶装置において、ビ
ットラインデコーダ１３に各ビットを指示するポイント
信号発生手段１８を設け、同一ワードライン１４につな
がっている各ビットのビットライン１５をポイント信号
１９に従って順次選択するようにする。そして、メモリ
セルに保持されているデータをセンスアンプ１７にて順
次読みだす。 【効果】 ビットラインデコーダ１３で各ビットライン
の各々を順次選択するので、従来必要としたシフトレジ
スタを省くことができ、またセンスアンプを一つにする
ことができ、部品点数を減らすことにより占有面積が小
さく、信頼性の高いパラレルデータ−シタアルデータ変
換機能付き半導体記憶装置を得ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、多ビット構成のラン
ダムアクセスメモリ（以下ＲＡＭと称す）に関し、特に
パラレルデータ−シリアルデータ変換機能付きＲＡＭに
関するものである。
ダムアクセスメモリ（以下ＲＡＭと称す）に関し、特に
パラレルデータ−シリアルデータ変換機能付きＲＡＭに
関するものである。
【０００２】
【従来の技術】従来の多ビット構成のＲＡＭのデータを
パラレル入力−シリアル出力する場合の構成例を図５に
示す。図において１は多ビット構成のＲＡＭ（本例は×
８ビット構成）のメモリセルアレイで各ビットに対応し
て８つのブロック（ＭＤ0 〜ＭＤ7 ）により構成されて
おり、２はワードラインデコーダ、３はビットラインデ
コーダ、４はワードラインデコーダにより選択されたワ
ードライン、５はビットラインデコーダにより選択され
たビットライン、６は入力データをメモリセルに書き込
むライトドライバ、７はメモリセルアレイＤ0 〜Ｄ7 に
保持されているデータをリードするためのセンスアン
プ、８は８つのビットを１ビットずつそれぞれ入力する
各パラレルデータロード付きシフトレジスタＰＤ０〜Ｐ
Ｄ７、バーＣＥはメモリとのリード／ライトアクセスを
イネーブルにするチップイネーブル信号、バーＷＥはデ
ータの書き込みを制御するライトイネーブル信号、Ａは
アドレス信号、Ｄ0 〜Ｄ7 は入力データ、Ｑ0 〜Ｑ7 は
出力データ、ＬＤはメモリ出力をシフトレジスタ８にロ
ードするロード信号、ＣＫはシフトレジスタ２のデータ
をシフトするクロック信号、ＳＱはシフトレジスタ２か
ら出力されたシリアルデータ信号である。
パラレル入力−シリアル出力する場合の構成例を図５に
示す。図において１は多ビット構成のＲＡＭ（本例は×
８ビット構成）のメモリセルアレイで各ビットに対応し
て８つのブロック（ＭＤ0 〜ＭＤ7 ）により構成されて
おり、２はワードラインデコーダ、３はビットラインデ
コーダ、４はワードラインデコーダにより選択されたワ
ードライン、５はビットラインデコーダにより選択され
たビットライン、６は入力データをメモリセルに書き込
むライトドライバ、７はメモリセルアレイＤ0 〜Ｄ7 に
保持されているデータをリードするためのセンスアン
プ、８は８つのビットを１ビットずつそれぞれ入力する
各パラレルデータロード付きシフトレジスタＰＤ０〜Ｐ
Ｄ７、バーＣＥはメモリとのリード／ライトアクセスを
イネーブルにするチップイネーブル信号、バーＷＥはデ
ータの書き込みを制御するライトイネーブル信号、Ａは
アドレス信号、Ｄ0 〜Ｄ7 は入力データ、Ｑ0 〜Ｑ7 は
出力データ、ＬＤはメモリ出力をシフトレジスタ８にロ
ードするロード信号、ＣＫはシフトレジスタ２のデータ
をシフトするクロック信号、ＳＱはシフトレジスタ２か
ら出力されたシリアルデータ信号である。
【０００３】次に動作について図６を用いて説明する。
まず、図中Ｉに示す期間について、チップイネーブル信
号バーＣＥを“Ｌ”にすることにより、リード／ライト
アクセスが可能となる。ライトイネーブル信号バーＷＥ
を“Ｌ”にしてアドレス信号Ａにしたがってワードライ
ンデコーダ２及びビットラインデコーダ３により各ライ
ン４，５が選択され、データ入力のデータＤ0 〜Ｄ7 を
一括でライトする。
まず、図中Ｉに示す期間について、チップイネーブル信
号バーＣＥを“Ｌ”にすることにより、リード／ライト
アクセスが可能となる。ライトイネーブル信号バーＷＥ
を“Ｌ”にしてアドレス信号Ａにしたがってワードライ
ンデコーダ２及びビットラインデコーダ３により各ライ
ン４，５が選択され、データ入力のデータＤ0 〜Ｄ7 を
一括でライトする。
【０００４】次に、ＩＩに示すように、チップイネーブ
ル信号バーＣＥを“Ｌ”にすることにより、再びリード
／ライトアクセスが可能となる。この時、アドレス入力
に対応した出力データＱ0 〜Ｑ7 がそれぞれのビットラ
イン接続したセンスアンプ７により読みだされて出力さ
れる。
ル信号バーＣＥを“Ｌ”にすることにより、再びリード
／ライトアクセスが可能となる。この時、アドレス入力
に対応した出力データＱ0 〜Ｑ7 がそれぞれのビットラ
イン接続したセンスアンプ７により読みだされて出力さ
れる。
【０００５】そして、ＩＩＩに示すように、ロード信号
ＬＤを“Ｈ”にすることにより、センスアンプ７により
読みだされた出力データＱ0 〜Ｑ7 がパラレルロード付
きシフトレジスタ２にロードされる。
ＬＤを“Ｈ”にすることにより、センスアンプ７により
読みだされた出力データＱ0 〜Ｑ7 がパラレルロード付
きシフトレジスタ２にロードされる。
【０００６】さらに、ＩＶに示すように、その後のクロ
ック入力によりロードされたパラレルデータの出力デー
タＱ0 〜Ｑ7 は１ビットずつシフトして行き、シリアル
データ出力ＳＱとして１ビットずつＱ0 〜Ｑ7 の順に出
力される。
ック入力によりロードされたパラレルデータの出力デー
タＱ0 〜Ｑ7 は１ビットずつシフトして行き、シリアル
データ出力ＳＱとして１ビットずつＱ0 〜Ｑ7 の順に出
力される。
【０００７】以上のような構成にすることにより、メモ
リのデータ入力は８ビットのパラレルデータで行い、メ
モリからのデータ出力はシリアル出力という変換を行う
ことができる。
リのデータ入力は８ビットのパラレルデータで行い、メ
モリからのデータ出力はシリアル出力という変換を行う
ことができる。
【０００８】このような構成のメモリはプリンタシステ
ムなどの画像データ処理系に多く用いられている。画像
データ処理系においては扱う画像データは１ライン単位
（例えばＡ４サイズ＝１７２８ビット）のシリアルデー
タとして扱う。このような画像データを演算処理などを
行う場合は、ＭＣＵ（マイクロコントローラユニット）
のデータ処理幅に応じて４，８，１６，３２ビット単位
のパラレルデータとして処理する。そして、演算処理し
たパラレルデータをメモリにライト（一時保管）し、プ
リンタなどに出力する時にシリアルデータに変換すると
いう形式をとる。
ムなどの画像データ処理系に多く用いられている。画像
データ処理系においては扱う画像データは１ライン単位
（例えばＡ４サイズ＝１７２８ビット）のシリアルデー
タとして扱う。このような画像データを演算処理などを
行う場合は、ＭＣＵ（マイクロコントローラユニット）
のデータ処理幅に応じて４，８，１６，３２ビット単位
のパラレルデータとして処理する。そして、演算処理し
たパラレルデータをメモリにライト（一時保管）し、プ
リンタなどに出力する時にシリアルデータに変換すると
いう形式をとる。
【０００９】
【発明が解決しようとする課題】従来のＲＡＭを画像デ
ータ処理系に用いると、パラレルデータ入力−シリアル
データ出力の機能を実現するために、メモリの外部にビ
ット数分のパラレルデータロード付きのシフトレジスタ
を必要とした。そのため、部品点数が増加し、実装面積
の増大及びＲＡＭの信頼性の低下が問題であった。
ータ処理系に用いると、パラレルデータ入力−シリアル
データ出力の機能を実現するために、メモリの外部にビ
ット数分のパラレルデータロード付きのシフトレジスタ
を必要とした。そのため、部品点数が増加し、実装面積
の増大及びＲＡＭの信頼性の低下が問題であった。
【００１０】この発明はこのような問題点を解消するた
めになされたもので、外付けにシフトレジスタを用いる
ことなく、パラレルデータ入力−シリアルデータ出力を
することができるＲＡＭを得ることを目的とする。
めになされたもので、外付けにシフトレジスタを用いる
ことなく、パラレルデータ入力−シリアルデータ出力を
することができるＲＡＭを得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る多ビット
構成のランダムアクセスメモリは、多ビット構成のラン
ダムアクセスメモリであって、アドレス信号にしたがっ
て複数のビットラインを選択するビットラインデコーダ
と、前記ビットラインデコーダに対して前記複数のビッ
トラインの各々を指示するポイント信号を出力するポイ
ント信号発生手段とを備え、前記ビットラインデコーダ
による前記複数のビットラインの前記選択は前記ポイン
ト信号に基づいて前記ビットラインデコーダが前記複数
のビットラインの各々を順次選択することにより実行さ
れることを特徴とする。
構成のランダムアクセスメモリは、多ビット構成のラン
ダムアクセスメモリであって、アドレス信号にしたがっ
て複数のビットラインを選択するビットラインデコーダ
と、前記ビットラインデコーダに対して前記複数のビッ
トラインの各々を指示するポイント信号を出力するポイ
ント信号発生手段とを備え、前記ビットラインデコーダ
による前記複数のビットラインの前記選択は前記ポイン
ト信号に基づいて前記ビットラインデコーダが前記複数
のビットラインの各々を順次選択することにより実行さ
れることを特徴とする。
【００１２】
【作用】この発明の多ビット構成のランダムアクセスメ
モリにおいて、ビットラインデコーダは、前記複数のビ
ットラインの各々を指示するポイント信号をポイント信
号発生手段より入力することによって、リード時に前記
複数のビットラインの各々を前記ポイント信号にしたが
って順次選択し、そのポイント信号に対応したビットラ
インを活性化して前記複数のビットを順次読みだすこと
によりシリアルデータの読み出しを行う。そのため、例
えばセンスアンプを一つにしてすべてのビットラインに
接続し、順次読みだされるデータを順次その一つのセン
スアンプで検出することもでき、また従来パラレルデー
タ入力−シリアルデータ出力のために用いていたシフト
レジスタを省くことができる。
モリにおいて、ビットラインデコーダは、前記複数のビ
ットラインの各々を指示するポイント信号をポイント信
号発生手段より入力することによって、リード時に前記
複数のビットラインの各々を前記ポイント信号にしたが
って順次選択し、そのポイント信号に対応したビットラ
インを活性化して前記複数のビットを順次読みだすこと
によりシリアルデータの読み出しを行う。そのため、例
えばセンスアンプを一つにしてすべてのビットラインに
接続し、順次読みだされるデータを順次その一つのセン
スアンプで検出することもでき、また従来パラレルデー
タ入力−シリアルデータ出力のために用いていたシフト
レジスタを省くことができる。
【００１３】
【実施例】図１は、この発明の一実施例であるメモリの
構成を示すブロック図である。図において、１１はメモ
リセルアレイを構成するメモリセルアレイブロックＭＤ
0〜ＭＤ7 のブロック図であり、入力データＤ0 〜Ｄ7
が８ビットの構成を例としている。１２，１３はアドレ
ス入力によりワードライン１４及びビットライン１５を
選択するワードラインデコーダ及びビットラインデコー
ダであり、１４，１５はワードラインデコーダ１２，ビ
ットラインデコーダ１３により選択されたワードライン
１４及びビットライン１５である。１６は入力データＤ
0 〜Ｄ7 のデータをメモリセルにライトするライトドラ
イバである。入力時（ライト時）は入力データＤ0 〜Ｄ
7 の８ビットを同時にライトするため、入力データＤ0
〜Ｄ7に対応して８個のライトドライバ１６を用意して
ある。１７は入力データＤ0 〜Ｄ7 のメモリセルに保持
されているデータを読み出すためのセンスアンプであ
る。出力時（リード時）は入力データＤ0 〜Ｄ7 の各ビ
ットを１ビットずつ順次読み出すためにセンスアンプ１
７が１個用意されている。
構成を示すブロック図である。図において、１１はメモ
リセルアレイを構成するメモリセルアレイブロックＭＤ
0〜ＭＤ7 のブロック図であり、入力データＤ0 〜Ｄ7
が８ビットの構成を例としている。１２，１３はアドレ
ス入力によりワードライン１４及びビットライン１５を
選択するワードラインデコーダ及びビットラインデコー
ダであり、１４，１５はワードラインデコーダ１２，ビ
ットラインデコーダ１３により選択されたワードライン
１４及びビットライン１５である。１６は入力データＤ
0 〜Ｄ7 のデータをメモリセルにライトするライトドラ
イバである。入力時（ライト時）は入力データＤ0 〜Ｄ
7 の８ビットを同時にライトするため、入力データＤ0
〜Ｄ7に対応して８個のライトドライバ１６を用意して
ある。１７は入力データＤ0 〜Ｄ7 のメモリセルに保持
されているデータを読み出すためのセンスアンプであ
る。出力時（リード時）は入力データＤ0 〜Ｄ7 の各ビ
ットを１ビットずつ順次読み出すためにセンスアンプ１
７が１個用意されている。
【００１４】１８は入力データＤ0 〜Ｄ7 の各ビットを
順次指示していくポイント信号を生成するブロックであ
る。例えば８ビットの場合は３ビットカウンタで構成す
ることができる。１９はカウンタ１８により生成された
ポイント信号である。ポイント信号１９は、アドレス信
号Ａにより指示され各ビットを順に選択するためビット
ラインデコーダ１３に入力されている。その他の図１に
示された図５と同一符号は図５に示した内容と同一若し
くは相当する部分を示す。
順次指示していくポイント信号を生成するブロックであ
る。例えば８ビットの場合は３ビットカウンタで構成す
ることができる。１９はカウンタ１８により生成された
ポイント信号である。ポイント信号１９は、アドレス信
号Ａにより指示され各ビットを順に選択するためビット
ラインデコーダ１３に入力されている。その他の図１に
示された図５と同一符号は図５に示した内容と同一若し
くは相当する部分を示す。
【００１５】図１に示したビットラインデコーダ１３に
ついて図２を用いて説明する。図２はビットラインデコ
ーダとポイント信号発生手段としてのカウンタの構成を
示すブロック図である。ＢＤ0 〜ＢＤ7 は、それぞれに
接続した３２本のビットラインＹ０〜Ｙ３１より１本の
ビット線を選択する機能を有するビットラインデコーダ
である。２０は、カウンタ１８から入力した３ビットの
信号を電源電位ＶDDコードするデコーダであり、デコー
ダ２０でデコードされた出力はデコーダ２０の出力ライ
ンＹ0 〜Ｙ7 を通じて出力ラインＹ0 〜Ｙ7 に接続され
たビットラインデコーダＢＤ0 〜ＢＤ7 に伝送される。
ビットラインデコーダ１３は、ビットラインデコーダＢ
Ｄ0 〜ＢＤ7 とデコーダ２０によって構成されている。
そして、ビットラインデコーダＢＤ0 〜ＢＤ7 の各入力
端子Ｇ１に入力しているチップイネーブル信号バーＣＥ
によってビットラインデコーダＢＤ0 〜ＢＤ7 の動作・
非動作を制御する。アドレス信号Ａがビットラインデコ
ーダＢＤ0 〜ＢＤ7 に入力され、ビットラインデコーダ
ＢＤ0 〜ＢＤ7 は対応するビットラインを選択する。カ
ウンタ１８によって生成されたポイント信号１９をデコ
ーダ２０でデコードした出力がビットラインデコーダＢ
Ｄ0 〜ＢＤ7 の入力端子Ｇ2 に入力しており、ビットラ
インデコーダＢＤ0 〜ＢＤ7 の選択されてた各ビットラ
インがデコーダ２０の出力により順次活性化される。
ついて図２を用いて説明する。図２はビットラインデコ
ーダとポイント信号発生手段としてのカウンタの構成を
示すブロック図である。ＢＤ0 〜ＢＤ7 は、それぞれに
接続した３２本のビットラインＹ０〜Ｙ３１より１本の
ビット線を選択する機能を有するビットラインデコーダ
である。２０は、カウンタ１８から入力した３ビットの
信号を電源電位ＶDDコードするデコーダであり、デコー
ダ２０でデコードされた出力はデコーダ２０の出力ライ
ンＹ0 〜Ｙ7 を通じて出力ラインＹ0 〜Ｙ7 に接続され
たビットラインデコーダＢＤ0 〜ＢＤ7 に伝送される。
ビットラインデコーダ１３は、ビットラインデコーダＢ
Ｄ0 〜ＢＤ7 とデコーダ２０によって構成されている。
そして、ビットラインデコーダＢＤ0 〜ＢＤ7 の各入力
端子Ｇ１に入力しているチップイネーブル信号バーＣＥ
によってビットラインデコーダＢＤ0 〜ＢＤ7 の動作・
非動作を制御する。アドレス信号Ａがビットラインデコ
ーダＢＤ0 〜ＢＤ7 に入力され、ビットラインデコーダ
ＢＤ0 〜ＢＤ7 は対応するビットラインを選択する。カ
ウンタ１８によって生成されたポイント信号１９をデコ
ーダ２０でデコードした出力がビットラインデコーダＢ
Ｄ0 〜ＢＤ7 の入力端子Ｇ2 に入力しており、ビットラ
インデコーダＢＤ0 〜ＢＤ7 の選択されてた各ビットラ
インがデコーダ２０の出力により順次活性化される。
【００１６】図３及び図４に示すタイミング図を基にし
て図１の動作を説明する。図３は、図１に示したＲＡＭ
のリード動作を示すものであり、図４は、図１に示した
ＲＡＭのライト動作を示すものである。
て図１の動作を説明する。図３は、図１に示したＲＡＭ
のリード動作を示すものであり、図４は、図１に示した
ＲＡＭのライト動作を示すものである。
【００１７】まず、リード動作について説明する。図中
に示すように、チップイネーブル信号バーＣＥを
“Ｌ”にすることにより、アドレス信号Ａに対応するワ
ードライン１４がワードラインデコーダ１２により選択
され、“Ｈ”状態になる。
に示すように、チップイネーブル信号バーＣＥを
“Ｌ”にすることにより、アドレス信号Ａに対応するワ
ードライン１４がワードラインデコーダ１２により選択
され、“Ｈ”状態になる。
【００１８】次にに示すように、始めのクロック入力
ＣＫに応じて３ビットカウンタ１８により生成されるポ
イント信号１９及びアドレス信号Ａがビットラインデコ
ーダ１３に入力する。ビットラインデコーダ１３はまず
アドレス信号Ａに対応するメモリセルアレイＭＤ0 に接
続したビットラインデコーダＢＤ0 のビットライン１５
を選択する。
ＣＫに応じて３ビットカウンタ１８により生成されるポ
イント信号１９及びアドレス信号Ａがビットラインデコ
ーダ１３に入力する。ビットラインデコーダ１３はまず
アドレス信号Ａに対応するメモリセルアレイＭＤ0 に接
続したビットラインデコーダＢＤ0 のビットライン１５
を選択する。
【００１９】次にに示すように、で選択されたワー
ドライン１４とで選択されたビットライン１５がメモ
リセルアレイＭＤ0 中でクロスするところのメモリセル
がアクセスされ、そのメモリセルのデータがセンスアン
プ１７につながりシリアルデータ出力１０に出力データ
Ｑ0 として出力される。
ドライン１４とで選択されたビットライン１５がメモ
リセルアレイＭＤ0 中でクロスするところのメモリセル
がアクセスされ、そのメモリセルのデータがセンスアン
プ１７につながりシリアルデータ出力１０に出力データ
Ｑ0 として出力される。
【００２０】次にに示すように、次のクロック入力に
より３ビットカウンタ１８はポイント信号１９を進める
ことにより、ビットラインデコーダ１３は入力データＤ
1 に対応するメモリセルアレイＭＤ1 に接続したビット
ラインデコーダＢＤ1 のビットライン１５を選択する。
より３ビットカウンタ１８はポイント信号１９を進める
ことにより、ビットラインデコーダ１３は入力データＤ
1 に対応するメモリセルアレイＭＤ1 に接続したビット
ラインデコーダＢＤ1 のビットライン１５を選択する。
【００２１】次にに示すように、で選択されたワー
ドライン１４とで選択されたビットライン１５がメモ
リセルアレイＭＤ1 中でクロスするところのメモリセル
がアクセスされ、そのメモリセルのデータがセンスアン
プ１７につながりシリアルデータ出力１０に出力データ
Ｑ1 として出力される。
ドライン１４とで選択されたビットライン１５がメモ
リセルアレイＭＤ1 中でクロスするところのメモリセル
がアクセスされ、そのメモリセルのデータがセンスアン
プ１７につながりシリアルデータ出力１０に出力データ
Ｑ1 として出力される。
【００２２】さらにに示すように、以下これらの繰り
返してデータＱ7 が出力されるまでクロックが入力され
る。出力データＱ0 〜Ｑ7 まで出力されるとチップイネ
ーブル信号バーＣＥを“Ｈ”とすることによりアクセス
を終える。
返してデータＱ7 が出力されるまでクロックが入力され
る。出力データＱ0 〜Ｑ7 まで出力されるとチップイネ
ーブル信号バーＣＥを“Ｈ”とすることによりアクセス
を終える。
【００２３】次に、ライト動作について説明する。ま
ず、に示すように、チップイネーブル信号バーＣＥを
“Ｌ”にすることにより、アドレス信号Ａに対応するワ
ードライン１４がワードラインデコーダ１２により選択
される（“Ｈ”になる）。
ず、に示すように、チップイネーブル信号バーＣＥを
“Ｌ”にすることにより、アドレス信号Ａに対応するワ
ードライン１４がワードラインデコーダ１２により選択
される（“Ｈ”になる）。
【００２４】次にに示すように、ライトイネーブル信
号バーＷＥを“Ｌ”にすることにより、３ビットカウン
タ１８により生成されるポイント信号１９とは無関係
に、ビットラインデコーダ１３は、アドレス入力に対応
したメモリセルアレイＭＤ0 〜ＭＤ7 のビットライン１
５を全て選択する。そして、ワードライン１４とビット
ラインデコーダＢＤ0 〜ＢＤ7 の各ビットライン１５が
メモリセルアレイＭＤ0〜ＭＤ7 中でクロスするところ
の計８個のメモリセルがアクセスされ、各ビットのライ
トドライバ１６につながる。この時、ライトイネーブル
信号バーＷＥが“Ｌ”となっているため、入力データＤ
0 〜Ｄ7 がライトドライバ１６につながっている各メモ
リセルにライトされる。
号バーＷＥを“Ｌ”にすることにより、３ビットカウン
タ１８により生成されるポイント信号１９とは無関係
に、ビットラインデコーダ１３は、アドレス入力に対応
したメモリセルアレイＭＤ0 〜ＭＤ7 のビットライン１
５を全て選択する。そして、ワードライン１４とビット
ラインデコーダＢＤ0 〜ＢＤ7 の各ビットライン１５が
メモリセルアレイＭＤ0〜ＭＤ7 中でクロスするところ
の計８個のメモリセルがアクセスされ、各ビットのライ
トドライバ１６につながる。この時、ライトイネーブル
信号バーＷＥが“Ｌ”となっているため、入力データＤ
0 〜Ｄ7 がライトドライバ１６につながっている各メモ
リセルにライトされる。
【００２５】次にに示すように、チップイネーブル信
号バーＣＥを“Ｈ”とすることによりアクセスを終了す
る。このライト動作時において、チップイネーブル信号
バーＣＥが“Ｌ”、ライトイネーブル信号バーＷＥが
“Ｈ”の区間は、カウンタ１８がリード動作時と同じ動
作をすることになる。
号バーＣＥを“Ｈ”とすることによりアクセスを終了す
る。このライト動作時において、チップイネーブル信号
バーＣＥが“Ｌ”、ライトイネーブル信号バーＷＥが
“Ｈ”の区間は、カウンタ１８がリード動作時と同じ動
作をすることになる。
【００２６】なお、上記実施例では、メモリを構成する
ビットラインデコーダに各ビットを示すポイント信号発
生手段を設け、同一ワードラインにつながっている各ビ
ットのビットライン１５を順次選択するようにし、更に
従来のメモリではビット数分必要であったセンスアンプ
を１個に削減している。従ってこの発明による半導体記
憶装置はメモリセルの構成には全く影響を与えないの
で、ダイナミックＲＡＭやスタティックＲＡＭなどメモ
リセルがいかなる構成であってもよく、上記実施例と同
様の効果を奏する。
ビットラインデコーダに各ビットを示すポイント信号発
生手段を設け、同一ワードラインにつながっている各ビ
ットのビットライン１５を順次選択するようにし、更に
従来のメモリではビット数分必要であったセンスアンプ
を１個に削減している。従ってこの発明による半導体記
憶装置はメモリセルの構成には全く影響を与えないの
で、ダイナミックＲＡＭやスタティックＲＡＭなどメモ
リセルがいかなる構成であってもよく、上記実施例と同
様の効果を奏する。
【００２７】また、上記実施例ではポイント信号発生手
段をカウンタにて構成しており、各ビットに保持されて
いるデータＤ0 〜Ｄ7 を順次リードするような構成して
いるが、ポイント信号発生手段の構成によってデータＤ
0 〜Ｄ7 のリードの順序を自由に変えることができる。
段をカウンタにて構成しており、各ビットに保持されて
いるデータＤ0 〜Ｄ7 を順次リードするような構成して
いるが、ポイント信号発生手段の構成によってデータＤ
0 〜Ｄ7 のリードの順序を自由に変えることができる。
【００２８】
【発明の効果】以上のように、この発明によれば多ビッ
ト構成のランダムアクセスメモリにおいて、アドレス信
号にしたがって複数のビットラインを選択するビットラ
インデコーダと前記ビットラインデコーダに対して前記
複数のビットの各々を指示するポイント信号を出力する
ポイント信号発生手段とを備えており、前記ビットライ
ンデコーダによる前記複数のビットラインの前記選択は
前記ポイント信号に基づいて前記ビットラインデコーダ
が前記複数のビットラインの各々を順次選択することに
より実行されるよう構成したので、例えば従来は各ビッ
トに一つずつ必要であったセンスアンプを１個にして共
通に用いることができる。また、このような構成にする
ことにより、ライト時はデータをパラレルで一括ライト
し、リード時はデータをシリアル出力できるパラレルデ
ータ−シリアルデータ変換機能付きのランダムアクセス
メモリをシフトレジスタ等を用いないで構成することが
できる。従って、部品点数を減らすことができるので、
これにより実装面積を縮小でき、また信頼性を向上する
ことができるという効果がある。
ト構成のランダムアクセスメモリにおいて、アドレス信
号にしたがって複数のビットラインを選択するビットラ
インデコーダと前記ビットラインデコーダに対して前記
複数のビットの各々を指示するポイント信号を出力する
ポイント信号発生手段とを備えており、前記ビットライ
ンデコーダによる前記複数のビットラインの前記選択は
前記ポイント信号に基づいて前記ビットラインデコーダ
が前記複数のビットラインの各々を順次選択することに
より実行されるよう構成したので、例えば従来は各ビッ
トに一つずつ必要であったセンスアンプを１個にして共
通に用いることができる。また、このような構成にする
ことにより、ライト時はデータをパラレルで一括ライト
し、リード時はデータをシリアル出力できるパラレルデ
ータ−シリアルデータ変換機能付きのランダムアクセス
メモリをシフトレジスタ等を用いないで構成することが
できる。従って、部品点数を減らすことができるので、
これにより実装面積を縮小でき、また信頼性を向上する
ことができるという効果がある。
【図１】本発明の一実施例によるランダムアクセスメモ
リの構成を示すブロック図である。
リの構成を示すブロック図である。
【図２】図１に示したビットラインデコーダの構成を示
すブロック図である。
すブロック図である。
【図３】図１に示すランダムアクセスメモリの動作を説
明するタイミング図である。
明するタイミング図である。
【図４】図１に示すランダムアクセスメモリの動作を説
明するタイミング図である。
明するタイミング図である。
【図５】従来のランダムアクセスメモリの構成を示すブ
ロック図である。
ロック図である。
【図６】従来のランダムアクセスメモリの動作を示すタ
イミング図である。
イミング図である。
バーＣＥ チップイネーブル信号 バーＷＥ ライトイネーブル信号 ＣＬＫ クロック信号 Ａ アドレス信号 Ｄ0 〜Ｄ7 入力データ Ｑ0 〜Ｑ7 出力データ １０ シリアルデータ出力 １１ メモリセルアレイ １２ ワードラインデコーダ １３ ビットラインデコーダ １４ ワードライン １５ ビットライン １６ ライトドライバ １７ センスアンプ １８ カウンタ １９ ポイント信号 ２０ デコーダ
Claims (1)
- 【請求項１】 多ビット構成のランダムアクセスメモリ
において、 アドレス信号にしたがって複数のビットラインを選択す
るビットラインデコーダと、 前記ビットラインデコーダに対して前記複数のビットラ
インの各々を指示するポイント信号を出力するポイント
信号発生手段とを備え、 前記ビットラインデコーダによる前記複数のビットライ
ンの前記選択は前記ポイント信号に基づいて前記ビット
ラインデコーダが前記複数のビットラインの各々を順次
選択することにより実行されることを特徴とするランダ
ムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005338A JPH05189975A (ja) | 1992-01-16 | 1992-01-16 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005338A JPH05189975A (ja) | 1992-01-16 | 1992-01-16 | ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189975A true JPH05189975A (ja) | 1993-07-30 |
Family
ID=11608443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005338A Pending JPH05189975A (ja) | 1992-01-16 | 1992-01-16 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8023337B2 (en) | 2008-11-11 | 2011-09-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| WO2019124556A1 (ja) | 2017-12-21 | 2019-06-27 | 帝人株式会社 | ポリカーボネート－ポリジオルガノシロキサン共重合体、その樹脂組成物、およびその製造方法 |
-
1992
- 1992-01-16 JP JP4005338A patent/JPH05189975A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8023337B2 (en) | 2008-11-11 | 2011-09-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| WO2019124556A1 (ja) | 2017-12-21 | 2019-06-27 | 帝人株式会社 | ポリカーボネート－ポリジオルガノシロキサン共重合体、その樹脂組成物、およびその製造方法 |
| KR20200068737A (ko) | 2017-12-21 | 2020-06-15 | 데이진 가부시키가이샤 | 폴리카보네이트-폴리디오르가노실록산 공중합체, 그 수지 조성물, 및 그 제조 방법 |
| US11414523B2 (en) | 2017-12-21 | 2022-08-16 | Teijin Limited | Polycarbonate-polydiorganosiloxane copolymer, resin composition of polycarbonate-polydiorganosiloxane copolymer, and production method for resin composition of polycarbonate-polydiorganosiloxane copolymer |
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