JP2970711B2 - タイムスロット入れ替え回路方式 - Google Patents
タイムスロット入れ替え回路方式Info
- Publication number
- JP2970711B2 JP2970711B2 JP26832591A JP26832591A JP2970711B2 JP 2970711 B2 JP2970711 B2 JP 2970711B2 JP 26832591 A JP26832591 A JP 26832591A JP 26832591 A JP26832591 A JP 26832591A JP 2970711 B2 JP2970711 B2 JP 2970711B2
- Authority
- JP
- Japan
- Prior art keywords
- time slot
- output
- memory
- stage counter
- circuit system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、時分割タイムスロット
入れ替え回路方式に関し、特に２種類の異なる設定単位
のタイムスロットの入れ替えを行うタイムスロット入れ
替え回路方式に関する。
入れ替え回路方式に関し、特に２種類の異なる設定単位
のタイムスロットの入れ替えを行うタイムスロット入れ
替え回路方式に関する。
【０００２】
【従来の技術】図２は、従来のタイムスロット入れ替え
回路方式のブロック図である。
回路方式のブロック図である。
【０００３】図２においてランダムアクセスメモリ１は
書き込みカウンタ２に指示された値をアドレスとしてデ
ータ入力からのデータを記憶する。
書き込みカウンタ２に指示された値をアドレスとしてデ
ータ入力からのデータを記憶する。
【０００４】タイムスロット入れ替え制御用メモリ１２
は、ｍ段カウンタ１１に指示された値をアドレスとして
タイムスロット入れ替え制御用メモリ１２のデータをラ
ンダムアクセスメモリの読出アドレスとして出力する。
は、ｍ段カウンタ１１に指示された値をアドレスとして
タイムスロット入れ替え制御用メモリ１２のデータをラ
ンダムアクセスメモリの読出アドレスとして出力する。
【０００５】図３は従来のタイムスロット入れ替え回路
方式の動作のタイムチャートを示す図である。
方式の動作のタイムチャートを示す図である。
【０００６】図に示すように、書き込みカウンタ２の値
に従ってランダムアクセスメモリ１のアドレス１〜ｍに
順にｎビットのデータＤ１〜Ｄｍのデータを書き込む。
そしてタイムスロット入れ替え制御用メモリ１２の内容
に従って読出アドレスを１３，１０，３，１，５……の
順に変化させＤ１３，Ｄ１０，Ｄ３，Ｄ１，Ｄ５という
順にデータを読み出す。これにより（Ｄ１，Ｄ２，Ｄ
３，Ｄ４，Ｄ５，……，Ｄｍ）→（Ｄ１３，Ｄ１０，Ｄ
３，Ｄ１，Ｄ５，…）というタイムスロットの時間的入
れ替えを行うものである。
に従ってランダムアクセスメモリ１のアドレス１〜ｍに
順にｎビットのデータＤ１〜Ｄｍのデータを書き込む。
そしてタイムスロット入れ替え制御用メモリ１２の内容
に従って読出アドレスを１３，１０，３，１，５……の
順に変化させＤ１３，Ｄ１０，Ｄ３，Ｄ１，Ｄ５という
順にデータを読み出す。これにより（Ｄ１，Ｄ２，Ｄ
３，Ｄ４，Ｄ５，……，Ｄｍ）→（Ｄ１３，Ｄ１０，Ｄ
３，Ｄ１，Ｄ５，…）というタイムスロットの時間的入
れ替えを行うものである。
【０００７】従来の方式においては、ｉ，ｊ，ｍ，ｎを
ｍ＝ｉ×ｊなる関係をもつ自然数とした時に、ｎビット
単位の場合の、（ｎ×ｉ）ビットのタイムスロットｊ個
を設定する場合においては、例えば図４は従来のタイム
スロット入替制御用メモリの内容を示す図であり、図に
示すようにｉ個のシーケンシャルなデータをｊ個毎に入
れ替えた形でタイムスロット入れ替え制御用メモリ１２
にｍ個のデータを設定していた。
ｍ＝ｉ×ｊなる関係をもつ自然数とした時に、ｎビット
単位の場合の、（ｎ×ｉ）ビットのタイムスロットｊ個
を設定する場合においては、例えば図４は従来のタイム
スロット入替制御用メモリの内容を示す図であり、図に
示すようにｉ個のシーケンシャルなデータをｊ個毎に入
れ替えた形でタイムスロット入れ替え制御用メモリ１２
にｍ個のデータを設定していた。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
タイムスロット入れ替え回路方式において、（ｎ×ｉ）
ビットのｊ個のタイムスロットの入れ替えを行う場合に
おいてもｍ個のタイムスロットの入れ替えを行う情報と
同じだけの情報を設定する必要があり、ｉ倍の設定量を
必要とするという課題があった。
タイムスロット入れ替え回路方式において、（ｎ×ｉ）
ビットのｊ個のタイムスロットの入れ替えを行う場合に
おいてもｍ個のタイムスロットの入れ替えを行う情報と
同じだけの情報を設定する必要があり、ｉ倍の設定量を
必要とするという課題があった。
【０００９】
【課題を解決するための手段】本発明のタイムスロット
入れ替え回路方式は、ｉ段カウンタと、上記ｉ段カウン
タの出力をアドレスに接続したｊ個のタイムスロット入
れ替え制御用メモリＡと、ｉ段カウンタの桁上げ信号に
よりカウンタ値を増加させるｊ段カウンタと、上記ｊ段
カウンタの出力にしたがって上記ｊ個のタイムスロット
入れ替え制御用メモリＡの内の１番目からｊ番目まで順
番に、各メモリに対するデータ出力指定をする信号を出
力するデコーダと、上記ｊ段カウンタの出力をアドレス
に接続したタイムスロット入れ替え制御用メモリＢと、
上記ｉ段カウンタの出力とタイムスロット入れ替え制御
用メモリＢのデータ出力を束ねた信号とｊ個の制御メモ
リＡのデータ出力の選択を行う選択回路と、上記選択回
路への選択信号を出力する制御部を備えている。
入れ替え回路方式は、ｉ段カウンタと、上記ｉ段カウン
タの出力をアドレスに接続したｊ個のタイムスロット入
れ替え制御用メモリＡと、ｉ段カウンタの桁上げ信号に
よりカウンタ値を増加させるｊ段カウンタと、上記ｊ段
カウンタの出力にしたがって上記ｊ個のタイムスロット
入れ替え制御用メモリＡの内の１番目からｊ番目まで順
番に、各メモリに対するデータ出力指定をする信号を出
力するデコーダと、上記ｊ段カウンタの出力をアドレス
に接続したタイムスロット入れ替え制御用メモリＢと、
上記ｉ段カウンタの出力とタイムスロット入れ替え制御
用メモリＢのデータ出力を束ねた信号とｊ個の制御メモ
リＡのデータ出力の選択を行う選択回路と、上記選択回
路への選択信号を出力する制御部を備えている。
【００１０】
【作用】上述の構成によれば、本発明のタイムスロット
入れ替え回路方式においてはｊ個の入れ替え情報だけを
書き込むタイムスロット入れ替え制御用メモリＢを設
け、ｉ段カウンタ出力をアドレスとしてｊ段カウンタ出
力によるデコーダからのチップセレクト信号によりデー
タ出力するタイムスロット入れ替え制御用メモリＡを選
択回路で切り替えるので読み出しアドレスの設定量を切
り替えることができる。
入れ替え回路方式においてはｊ個の入れ替え情報だけを
書き込むタイムスロット入れ替え制御用メモリＢを設
け、ｉ段カウンタ出力をアドレスとしてｊ段カウンタ出
力によるデコーダからのチップセレクト信号によりデー
タ出力するタイムスロット入れ替え制御用メモリＡを選
択回路で切り替えるので読み出しアドレスの設定量を切
り替えることができる。
【００１１】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１２】図１は本発明の一実施例のタイムスロット
入れ替え回路方式のブロック図である。
入れ替え回路方式のブロック図である。
【００１３】ランダムアクセスメモリ１は書き込みカウ
ンタ２に指示された値をアドレスとしてデータ入力から
のデータを記憶する。ｉ段カウンタ３の出力は、ｊ個の
タイムスロット入れ替え制御用メモリＡ４１−４ｊのア
ドレスの入力と選択回路８の選択される一方に接続され
る。
ンタ２に指示された値をアドレスとしてデータ入力から
のデータを記憶する。ｉ段カウンタ３の出力は、ｊ個の
タイムスロット入れ替え制御用メモリＡ４１−４ｊのア
ドレスの入力と選択回路８の選択される一方に接続され
る。
【００１４】また、ｊ段カウンタ５はｉ段カウンタ３の
桁上げ信号によりカウンタ値を増加させる。（すなわち
ｊ段カウンタ５の周期はｉ段カウンタ３を動作させるク
ロックのｍ倍の周期となる。）ｊ段カウンタ５の出力は
デコーダ６及びタイムスロット入れ替え制御用メモリＢ
７のアドレスに接続される。デコーダ６はｊ段カウンタ
５の１−ｊまでのシーケンシャルな出力により、タイム
スロット入れ替え制御用メモリＡ４１からタイムスロッ
ト入れ替え制御用メモリＡ４ｊまで順にデータ出力を指
定するチップセレクト信号１０を出力する。タイムスロ
ット入れ替え制御用メモリＡ４１−４ｊは、デコーダ６
からの信号をチップセレクト信号１０とし、ｉ段カウン
タ３の出力をアドレスとして選択回路８にデータを出力
するように構成されている。
桁上げ信号によりカウンタ値を増加させる。（すなわち
ｊ段カウンタ５の周期はｉ段カウンタ３を動作させるク
ロックのｍ倍の周期となる。）ｊ段カウンタ５の出力は
デコーダ６及びタイムスロット入れ替え制御用メモリＢ
７のアドレスに接続される。デコーダ６はｊ段カウンタ
５の１−ｊまでのシーケンシャルな出力により、タイム
スロット入れ替え制御用メモリＡ４１からタイムスロッ
ト入れ替え制御用メモリＡ４ｊまで順にデータ出力を指
定するチップセレクト信号１０を出力する。タイムスロ
ット入れ替え制御用メモリＡ４１−４ｊは、デコーダ６
からの信号をチップセレクト信号１０とし、ｉ段カウン
タ３の出力をアドレスとして選択回路８にデータを出力
するように構成されている。
【００１５】つぎに動作について説明する。ｉ段カウン
タ３の桁上げ信号によるｊ段カウンタ５からの信号によ
りデコーダ６の出力は、タイムスロット入れ替え制御用
メモリＡ４１から４ｊの順にチップセレクト信号を出力
しているので、選択回路８への出力は一つのタイムスロ
ット入れ替え制御用メモリＡについて、１〜ｉの順にア
ドレスの小さいものからデータを出力していき、それを
１−ｊの順にタイムスロット入れ替え制御用メモリＡ４
１から４ｊまで繰り返していることになる。
タ３の桁上げ信号によるｊ段カウンタ５からの信号によ
りデコーダ６の出力は、タイムスロット入れ替え制御用
メモリＡ４１から４ｊの順にチップセレクト信号を出力
しているので、選択回路８への出力は一つのタイムスロ
ット入れ替え制御用メモリＡについて、１〜ｉの順にア
ドレスの小さいものからデータを出力していき、それを
１−ｊの順にタイムスロット入れ替え制御用メモリＡ４
１から４ｊまで繰り返していることになる。
【００１６】タイムスロット入れ替え制御用メモリＢ７
は、ｊ段カウンタ５の出力をアドレスとしてデータを選
択回路８に出力する。選択回路８は制御部９からの選択
信号にしたがって、ｉ段カウンタ３の出力を下位のアド
レスとしてタイムスロット入れ替え制御用メモリＢ７の
出力を上位アドレスとして束ねた信号と、タイムスロッ
ト入れ替え制御用メモリＡ４１−４ｊの出力信号の二つ
の信号のうちのいずれかを選択して、ランダムアクセス
メモリ１の読出アドレスとして出力する。ここで、ｊ個
の（ｉ×ｎ）ビットのデータを入れ替える場合はｉ段カ
ウンタ３の出力とタイムスロット入れ替え制御用メモリ
Ｂ７の出力を束ねた信号を、ｍ個のｎビットのデータを
入れ替える場合はタイムスロット入れ替え制御用メモリ
Ａ４１−４ｊの出力信号を選択する。
は、ｊ段カウンタ５の出力をアドレスとしてデータを選
択回路８に出力する。選択回路８は制御部９からの選択
信号にしたがって、ｉ段カウンタ３の出力を下位のアド
レスとしてタイムスロット入れ替え制御用メモリＢ７の
出力を上位アドレスとして束ねた信号と、タイムスロッ
ト入れ替え制御用メモリＡ４１−４ｊの出力信号の二つ
の信号のうちのいずれかを選択して、ランダムアクセス
メモリ１の読出アドレスとして出力する。ここで、ｊ個
の（ｉ×ｎ）ビットのデータを入れ替える場合はｉ段カ
ウンタ３の出力とタイムスロット入れ替え制御用メモリ
Ｂ７の出力を束ねた信号を、ｍ個のｎビットのデータを
入れ替える場合はタイムスロット入れ替え制御用メモリ
Ａ４１−４ｊの出力信号を選択する。
【００１７】以上の説明より、ｍ個のタイムスロットの
入れ替えを行う場合にはタイムスロット入れ替え制御用
メモリＡ４１−４ｊを、ｊ個のタイムスロットの入れ替
えを行う場合はタイムスロット入れ替え制御用メモリＢ
７およびｉ段カウンタ３を使用してランダムアクセスメ
モリ１からの読出を行う事になる。すなわち、ｊ個のタ
イムスロットの入れ替え情報だけをタイムスロット入れ
替え制御用メモリＢ７に書き込むことによりｊ個のタイ
ムスロットの入れ替えを実行できる。
入れ替えを行う場合にはタイムスロット入れ替え制御用
メモリＡ４１−４ｊを、ｊ個のタイムスロットの入れ替
えを行う場合はタイムスロット入れ替え制御用メモリＢ
７およびｉ段カウンタ３を使用してランダムアクセスメ
モリ１からの読出を行う事になる。すなわち、ｊ個のタ
イムスロットの入れ替え情報だけをタイムスロット入れ
替え制御用メモリＢ７に書き込むことによりｊ個のタイ
ムスロットの入れ替えを実行できる。
【００１８】
【発明の効果】以上説明したように、本発明はｊ個のタ
イムスロットの入れ替えを行う場合のタイムスロット入
れ替え制御用メモリＢとｍ個のタイムスロットの入れ替
えを行う場合のタイムスロット入れ替え制御用メモリＡ
４１−４ｊとを分け、ｊ個のタイムスロットを入れ替え
る場合においてランダムアクセスメモリの読出アドレス
の下位アドレスにｉ段のカウンタを用いることによっ
て、従来例と比較して、ｊ個のタイムスロットを入れ替
える場合の入れ替え情報を小さくできるという効果を有
する。
イムスロットの入れ替えを行う場合のタイムスロット入
れ替え制御用メモリＢとｍ個のタイムスロットの入れ替
えを行う場合のタイムスロット入れ替え制御用メモリＡ
４１−４ｊとを分け、ｊ個のタイムスロットを入れ替え
る場合においてランダムアクセスメモリの読出アドレス
の下位アドレスにｉ段のカウンタを用いることによっ
て、従来例と比較して、ｊ個のタイムスロットを入れ替
える場合の入れ替え情報を小さくできるという効果を有
する。
【図１】本発明の一実施例であるタイムスロット入れ替
え回路方式のブロック図である。
え回路方式のブロック図である。
【図２】従来のタイムスロット入れ替え回路方式のブロ
ック図である。
ック図である。
【図３】従来のタイムスロット入れ替え回路方式の動作
のタイムチャートを示す図である。
のタイムチャートを示す図である。
【図４】従来のタイムスロット入れ替え制御用メモリの
内容を示す図である。
内容を示す図である。
１ ランダムアクセスメモリ ２ 書き込みカウンタ ３ ｉ段カウンタ ４１−４ｊ タイムスロット入れ替え制御用メモリＡ ５ ｊ段カウンタ ６ デコーダ ７ タイムスロット入れ替え制御用メモリＢ ８ 選択回路 ９ 制御部 １０ チップセレクト信号
Claims (1)
- 【請求項１】 ｉ，ｊ，ｍ，ｎをｍ＝ｉ×ｊなる関係を
もつ自然数とした時に、ｎビットのタイムスロットｍ個
または（ｎ×ｉ）ビットのタイムスロットｊ個を、ラン
ダムアクセスメモリにシーケンシャルに書き込みランダ
ムに読み出して、ｎビットごとまたは（ｎ×ｉ）ビット
ごとのタイムスロットの入れ替えを行うタイムスロット
入れ替え回路方式において、ｉ段カウンタと、上記ｉ段
カウンタの出力をアドレスに接続したｊ個のタイムスロ
ット入れ替え制御用メモリＡと、ｉ段カウンタの桁上げ
信号によりカウンタ値を増加させるｊ段カウンタと、上
記ｊ段カウンタの出力にしたがって、上記ｊ個のタイム
スロット入れ替え制御用メモリＡの内の１番目からｊ番
目まで順番に、各メモリに対するデータ出力指定をする
チップセレクト信号を出力するデコーダと、上記ｊ段カ
ウンタの出力をアドレスに接続したタイムスロット入れ
替え制御用メモリＢと、上記ｉ段カウンタの出力とタイ
ムスロット入れ替え制御用メモリＢのデータ出力を束ね
た信号とｊ個のタイムスロット入れ替え制御用メモリＡ
のデータ出力との選択を行う選択回路と、上記選択回路
への選択信号を出力する制御部とを有する事を特徴とす
るタイムスロット入れ替え回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26832591A JP2970711B2 (ja) | 1991-09-19 | 1991-09-19 | タイムスロット入れ替え回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26832591A JP2970711B2 (ja) | 1991-09-19 | 1991-09-19 | タイムスロット入れ替え回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0583780A JPH0583780A (ja) | 1993-04-02 |
| JP2970711B2 true JP2970711B2 (ja) | 1999-11-02 |
Family
ID=17456977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26832591A Expired - Lifetime JP2970711B2 (ja) | 1991-09-19 | 1991-09-19 | タイムスロット入れ替え回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970711B2 (ja) |
-
1991
- 1991-09-19 JP JP26832591A patent/JP2970711B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583780A (ja) | 1993-04-02 |
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