JPH0283885A

JPH0283885A - メモリアクセス回路

Info

Publication number: JPH0283885A
Application number: JP63235952A
Authority: JP
Inventors: Toshinori Takano; 高野　利紀
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1988-09-20
Filing date: 1988-09-20
Publication date: 1990-03-23
Anticipated expiration: 2014-06-23
Also published as: JP2911002B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、メモリに対するデータの読出しおよび書込
みを効率化するメモリアクセス回路に関する。

〔従来の技術〕

従来、ＴＶ画面上に任意の文字やパターンなどを表示す
る場合、その表示制御に用いられるメモリに対する必要
なデータの読出しおよび書込みは、データの読出しタイ
ミングと、データの書込みタイミングとが独立して行わ
れている。すなわち、データの読出しは表示制御部内の
内部クロックのタイミングによって行い、また、データ
の書込みはマイクロコンピュータなどによって得られる
クロック信号など、外部から加えられる外部クロックに
よってタイミングが取られている。そして、これらの読
出しおよび書込みは、１つのマシンサイクルの中で時分
割などによって実現されるのである。

〔発明が解決しようとする課題〕

ところで、１つのＲＡＭに対し、常に１マシンサイクル
で書込み、読出しのアクセスを行うことは、必要なデー
タの読出しや書込みが無い場合にも読出しまたは書込み
モードが設定されてアクセス状態となるので、データの
書込みや読出しが行われない場合にも電力消費が生じる
ため、消費電力が大きくなるとともに、データエラーの
危険性が高くなるという欠点がある。

また、データの読出しを内部クロック、データの書込み
を外部クロックを用いて、しかも、１マシンサイクルで
行う場合には、内部クロックと外部クロックとの時間的
な変位がデータの読出しおよび書込みの誤動作の原因に
なる。

そこで、この発明は、必要最小限のアクセスを実現して
アクセスの高効率化を実現したメモリアクセス回路の提
供を目的とする。′ 〔課題を解決するための手段〕この発明のメモリアクセス回路は、データを書込みまた
は読出し可能なメモリと、このメモリに対する読出し信
号または書込み信号を受けて前記メモリに読出しモード
または書込みモードを設定するメモリ制御手段とを備え
たものである。

この発明のメモリアクセス回路において、前記メモリ制
御手段は、前記読出し信号を受ける第１のフリップフロ
ップ回路と、前記書込Ｉ声信号を受ける第２のフリップ
フロップ回路と、第１のフリップフロップ回路の出力信
号または書込みイネーブル信号をデータ入力とし、任意
のクロック信号に対応して読出しイネーブル信号を出力
する第３のフリップフロップ回路と、第２のフリップフ
ロップ回路の出力信号または前記読出しイネーブル信号
をデータ入力とし、前記クロック信号に対応した反転ク
ロック信号に応して前記書込みイネーブル信号を出力す
る第４のフリップフロップ回路とから構成することがで
きる。

［作　　用〕このように構成することによって、メモリは任意のデー
タの書込みまたは読出しが可能であり、メモリ制御手段
によって読出し信号または書込み信号を受けて前記メモ
リに読出しモードまたは書込みモードが設定される。し
たがって、メモリには、書込みモードにおいて必要なデ
ータが書き込まれ、読出しモードでは書き込まれている
任意のデータが読み出される。これらのデータの書込み
および読出しは、メモリ制御手段が受ける続出し信号ま
たは書込み信号に対応して行われ、効率的なデータの書
込みおよび読出しが行われる。

そして、この発明においては、メモリ制御手段に第１な
いし第４のフリップフロップ回路を設置することにより
、読出し信号または書込み信号を受けて前記メモリに読
出しモードまたは書込みモードが設定される。

すなわち、読出し信号は第１のフリップフロップ回路で
受け、また、書込み信号は第２のフリップフロップ回路
で受ける。第３のフリップフロップ回路では、第１のフ
リップフロップ回路の出力信号または書込みイネーブル
信号をデータ入力とし、任意のクロック信号に対応して
前記メモリに対し読出しイネーブル信号を出力する。ま
た、第４のフリップフロップ回路では、第２のフリップ
フロップ回路の出力信号または前記読出しイネーブル信
号をデータ入力とし、反転クロック信号に対応して前記
メモリに対し書込みイネーブル信号を出力する。

したがって、書込み信号および読出し信号が同時タイミ
ングで生じたとき、両者は任意のクロック信号かその反
転クロック信号かによって第３および第４のフリップフ
ロップ回路の読込み時間が変位し、両者の時間的なずれ
によって優先順位が生じ、選択的にデータの読出しモー
ド、書込みモードが設定される。そして、読出しモード
中に書込み信号または書込みモード中に読出し信号が生
じた場合には、逐次に書込み信号または読出し信号に基
づくデータの書込み動作または読出し動作が行われるこ
とになる。

また、書込み信号が連続し、その間に読出し信＝５− 号が到来しない場合には、書込みモードが連続して生じ
、必要なデータの書込み動作が行われる。

同様に、続出し信号が連続し、その間に書込み信号が到
来しない場合には、読出しモードが連続して生じ、必要
なデータの読出し動作が行われることになる。

〔実　施　例〕

第１図は、この発明のメモリアクセス回路の実施例を示
す。

このメモリアクセス回路は、読出しおよび書込み可能な
メモリ・セル２を設置してランダムアクセスメモリ（Ｒ
ＡＭ）を構成している。そして、メモリ・セル２に対す
るデータの読出しおよび書込みを行うため、読出し側デ
ータ入出力部ＤＲおよび書込み側データ入力部ＤＷが独
立して設置されている。

続出し側データ入出力部ＤＲＹこけ、アドレス入力端子
ＲＡ＋　、ＲＡｚ　、ＲＡ３　　”　’　ＲＡ−、デー
タ出力端子ＲＤ、、ＲＤ２．ＲＤ、・・・ＲＤｌｌおよ
びチップセレクト入力端子ＲＣ３、また、書込み側デー
タ入力部ＤＷには、読出し側データ入出力部ＤＲとは独
立したアドレス入力端子ＷＡＷＡ２　、ＷＡ！　　・・
・ＷＡ、　、データ入力端子ＷＤ、、ＷＤ２．ＷＤ３　
・・・ＷＤ、およびチップセレクト入力端子ＷＣ３が設
けられている。

アドレス入力端子ＲＡ、〜ＲＡ、には読み出すべきデー
タのアドレス信号が加えられ、データ出力端子ＲＤ、〜
ＲＤ、にはアドレス指定によってメモリ・セル２から読
み出されたデータが取り出される。チップセレクト入力
端子ＲＣ３には読出しモードを設定するための読出し信
号ＲＥＡＤが加えられる。

また、アドレス入力端子ＷＡ、〜ＷＡｎには書き込むべ
きデータのアドレス信号が加えられ、データ入力端子Ｗ
Ｄ、〜ＷＤ、にはアドレス指定によってメモリ・セル２
に書き込まれるデータが加えられる。チップセレクト入
力端子ＷＣ８には書込みモードを設定するための書込み
信号ＷＲＩＴＥが加えられる。

読出し信号ＲＥＡＤおよび書込み信号ＷＲＩＴＥは、読
出しモードおよび書込みモードを設定するためのメモリ
制御手段としてのアクセス制御部４に加えられる。アク
セス制御部４では、任意のクロック信号ＣＬＫに基づい
て読出し信号ＲＥＡＤが到来したときには読出しモード
となって読出しイネーブル信号Ｅ＋、書込み信号ＷＲＩ
　ＴＥが到来したときには書込みモードとなって書込み
イネーブル信号Ｅ２が形成され、また、読出し信号ＲＥ
ＡＤおよび書込み信号ＷＲＩＴＥが同時に到来したとき
にはクロック信号の時間幅の変位を以て読出しモードま
たは書込みモードの何れかが優先的に設定され、読出し
イネーブル信号Ｅ１または書込みイネーブル信号Ｅ２の
何れか一方が先に出力される。この場合、アクセス制御
部４では、メモリ・セル２に付設されたプリチャージ回
路６およびセンス増幅器８を駆動状態にするためのメモ
リイネーブル信号Ｅ３が形成される。そして、メモリ・
セル２の読出しタイミングなどを設定するタイミング信
号を形成するためのタイミングジェネレータ１０では、
メモリイネーブル信号Ｅ、およびクロック信号ＣＬＫが
加えられて必要なタイミング信号が形成される。

アドレス入力端子ＲＡ、〜ＲＡ、、、ＷＡＩ〜ＷＡ、、
に加えられた読出しおよび書込み側のアドレス信号は、
何れか一方を選択するための第１のセレクトスイッチ］
２に加えられる。このセレクトスイッチ１２は、アクセ
ス制御部４からの読出しイネーブル信号Ｅ１または書込
みイネーブル信号信号Ｅ２によって読出しくＲ）側また
は書込み（Ｗ）側に切り換えられる。このセレクトスイ
ッチ１２を通過したアドレス信号は、バッファ回路１４
、．１４□　・・・１４．、を通過してアドレスデコー
ダ１６によってコード化された後、メモリ・セル２に加
えられる。したがって、読出しモードでは、アドレス入
力端子ＲＡ、〜ＲＡ、ｌに加えられたアドレス信号によ
って読み出すべきデータのアドレスが指定され、また、
書込みモードでは、アドレス入力端子ＷＡ、−ＷＡ、、
に加えられたアドレス信号によって書き込むべきデータ
のアドレスが指定されることになる。

一そして、データ入力端子ＷＤ、−ＷＤ、からのメモリ・
セル２に対して書き込むべきデータの入力か、メモリ・
セル２から読み出されたデータの出力かを選択するため
に第２のセレクトスイッチ１８が設置されている。セレ
クトスイッチ１８は、セレクトスイッチ１２と同様にア
クセス制御部４からの読出しイネーブル信号Ｅ、または
書込みイネーブル信号Ｅ２によって読出しくＲ）側また
は書込み（Ｗ）側に切り換えられる。

そこで、読出しモードでは、セレクトスイッチ１２．１
８がＲ側に切り換えられるとともに、入出力制御部２０
が読出しイネーブル信号Ｅ、によって読出しモードとな
り、プリチャージ回路６およびセンス増幅器８がメモリ
イネーブル信号Ｅ。

によって動作状態になる。したがって、アドレス入力端
子ＲＡ、−ＲＡヵからのアドレス指定によってメモリ・
セル２から読み出されたデータは、センス増幅器８およ
び入出力制御部２０を通過し、読出しイネーブル信号Ｅ
、によって導通状態に制御されているアナログスイッチ
２４．．２４□・・２４．を通してデータ出力端子ＲＤ
　＋〜ＲＤ。

から取り出される。

また、書込みモードでは、セレクトスイッチ１２．１８
がＷ側に切り換えられるとともに、入出力制御部２０が
書込みイネーブル信号Ｅ２によって書込みモードとなり
、プリチャージ回路６およびセンス増幅器８がメモリイ
ネーブル信号Ｅ。

によって動作状態になる。したがって、アドレス入力端
子ＷＡ、〜ＷＡ、からアドレス指定によってメモリ・セ
ル２にアドレス指定が行われるとともに、データ入力端
子ＷＤ、〜ＷＤ、に加えられたデータは、セレクトスイ
ッチ１８を通過し、書込みイネーブル信号Ｅ、によって
導通状態に制御されているデータ制御部２２に加えられ
、入出力制御部２０からセンス増幅器８を通過させてメ
モリ・セル２の指定されたアドレスに書き込まれる。

したがって、メモリ・セル２に書き込まれているデータ
は、チップセレクト入力端子ＲＣ３に加えられる読出し
信号１！ＥＡＤおよびアドレス入力端子ＲＡ、−ＲＡヵ
に加えられるアドレス信号に基づいてメモリ・セル２か
ら読み出され、また、メモリ・セル２に対して書き込む
べきデータは、チップセレクト入力端子ＷＣ３に加えら
れる書込み信号ＷＲＩＴＥおよびアドレス入力端子ＷＡ
、〜ＷＡ。

に加えられるアドレス信号に基づいてメモリ・セル２に
書き込まれる。そして、読出しモードは読出し信号１？
ＥＡＤの到来によって設定され、また、書込みモードは
書込み信号−ＲＩＴＥの到来によって設定されるが、読
出し信号ＲＥＡＤおよび書込み信号畦ＩＴＥが同時に成
立した場合には、アクセス制御部４に加えられているク
ロック信号ＣＬＫの立上りまたは立下りのタイミングに
よって優先順位を決定し、選択的に各モードが設定され
る。この結果、１マシンサイクルで交互に読出しモード
と書込みモードとを設定する従来のメモリアクセスに比
較し、効率的なメモリアクセスが実現される。

次に、第２図において、第１図に示したメモリアクセス
回路におけるアクセス制御部４およびタイミングジェネ
レータ１０の具体的な構成例について説明する。

クロツタ入力端子５には第３図のＡに示すクロック信号
ＣＬＫ、第１図に示すチップセレクト入力端子ＲＣ３に
対応する読出し入力端子４０１には第３図のＢに示す読
出し信号Ｒ［！ＡＤ、第１図に示すチップセレクト入力
端子ＷＣ５に対応する書込み入力端子４０２には第３図
のＦに示す書込み信号−ＲＩＴＥが加えられる。

読出し信号ＲＥＡＤは第１のフリップフロップ回路とし
て設置されたＤ−フリップフロップ回路（ＤＦＦ）４０
３のクロック人力Ｃに加えられ、また、書込み信号ＷＲ
ＩＴＥは第２のフリップフロップ回路として設置された
Ｄ−ＦＦ４０４のクロ、ンク入力Ｃに加えられる。各Ｄ
−ＦＦ４０３．４０４のデータ人力りには、電源ＶＣＣ
によって常時高（）Ｉ’）入力が加えられている。した
がって、Ｄ−ＦＦ４０３の出力Ｑには第３図のＣに示す
パルスが得られ、また、Ｄ−ＦＦ４０４の出力Ｑには第
３図のＧに示すパルスが得られる。そして、ＤＦＦ４０
３の出力頁は、ＮＯＲ回路４０５を通して第３のフリッ
プフロップ回路として設置されたＤ−ＦＦ４０６のデー
タ人力りに加えられ、また、Ｄ−ＦＦ４０４の出力Ｑは
、ＮＯＲ回路４０７を通して第４のフリップフロップ回
路として設置されたＤ−ＦＦ４０８のデータ人力りに加
えられている。

Ｄ−ＦＦ４０６のクロック人力Ｃにはクロック信号ＣＬ
　Ｋが加えられ、Ｄ−ＦＦ４０８のクロック人力Ｃには
クロック信号ＣＬＫをインバータ４０９を通して得られ
た反転クロック信号ＣＬＫが加えられている。したがっ
て、Ｄ−ＦＦ４０６．４０８の動作関係は、Ｄ−ＦＦ４
０６がクロック信号ＣＬ　Ｋの立上りに対応し、また、
Ｄ−ＦＦ４０８がクロック信号ＣＬＫの立下りに対応し
ている。そして、Ｄ−ＦＦ４０６の出力Ｑはインバータ
４１０を通して反転され、出力端子４１１から第３図の
Ｄに示す続出しイネーブル信号Ｅ、として取り出される
とともに、ＮＯＲ回路４０７を通してＤ−ＦＦ４０Ｂの
データ人力りに加えられている。また、Ｄ−ＦＦ４０８
の出力頁はインバタ４１２を通して反転され、出力端子
４１３から第３図のＩに示す書込みイネーブル信号Ｅ２
として取り出されるとともに、ＮＯＲ回路４０５を通し
てＤ−ＦＦ４０６のデータ人力りに加えられている。

このように読出し信号ＲＥＡＤが加えられると、０ＦＦ
４０３はセント状態にされて読出し信号ＲＥＡＤに対応
した出力頁を発生し、この出力可がＮＯＲ回路４０５を
通してＤ−ＦＦ４０６のデータ人力りとなる。また、書
込み信号−ＲＩＴＥが加えられると、Ｄ−ＦＦ４０４は
セット状態にされて書込み信号ＷＲＩＴＥに対応した出
力頁を発生し、この出力ＱがＮＯＲ回路４０７を通して
Ｄ−ＦＦ４０Ｂのデータ人力りとなっている。この結果
、Ｄ−ＦＦ４０６の動作によって読出しモートが設定さ
れ、また、Ｄ−ＦＦ４０８の動作によって書込みモトが
設定される。各Ｄ−ＦＦ４０６．４０８の出力ＱがＮＯ
Ｒ回路４０５．４０７を通してたすきかけ入力となって
いるため、何れもがセット状態にないとき、すなわち、
読出し、書込みの何れのモードにもないとき、セット状
態に制御されるのである。

そして、Ｄ−ＦＦ４０６にはクロック信号ＣＬＫが加え
られ、Ｄ−ＦＦ４０８には反転クロック信号ＣＬＫが加
えられていることがら、各Ｄ−ＦＦ４０６．４０８は第
３図のＡ、ＤおよびＩ（矢印ａ、ｂ）に示すように、ク
ロック信号ＣＬＫの立上りエツジ、立下りエツジに対応
してセット状態にされる。そこで、矢印Ｃで示すように
、読出し信号ＲＥＡＤと書込み信号１１１？ＪＴＨとが
同時に成立し、Ｄ−ＦＦ４０３．４０４が同時にセット
状態に移行しても、クロック信号ＣＬＫの先に到来する
立上りエツジ、立下りエツジに対応してＤ−ＦＦ４０６
．４０８ば何れか一方がセット状態に移行し、読出しモ
ードまたは書込みモードが設定される。たとえば、読出
しモードが先行した場合には、読出しモードの後、書込
みモードに移行するように、何れか一方のモードの後、
他のモードに移行するものである。

ところで、リセット入力端子４１４には、第３図の已に
示す読出しリセット信号Ｒ１が加えられ、このリセット
信号Ｒ，によって、各Ｄ−ＦＦ４０３．４０６が同時に
リセット状態にされる。

また、リセット入力端子４１５には、第３図のＪに示す
書込みリセット信号Ｒ２が加えられ、このリセット信号
Ｒ２によって、各Ｄ−ＦＦ４０４．４０８が同時にリセ
ット状態にされる。

そして、タイミングジェネレータ１０は、アクセス制御
部４の動作に対応し、各モード設定に応じて動作状態と
なる。すなわち、Ｄ−ＦＦ４０６．４０８の各出力可は
、ＮＡＮＤ回路１００に加えられて論理積が取られ、そ
の出力がインバータ１０１を介して反転された後、Ｄ−
ＦＦ１０２のデータ入力り番こ加えられている。このＤ
−ＦＦ１０２のクロック人力Ｃには、インバータ４０９
を通して得られた反転クロック信号ＣＬＫが加えられ、
Ｄ−ＦＦ１０２の出力ＱはＮＯＲ回路１０３を通してＤ
−ＦＦ１０４のリセット人力Ｒに加えられている。この
リセット人力Ｒには、リセット入力端子１１８からリセ
ット信号Ｒ８が加えられ、ＮＯＲ回路１０３を通して加
えられるこのリセット信号Ｒ０によってもＤ−ＦＦ１０
４はリセット状態にされる。

Ｄ−ＦＦ１０４の出力ＱはＤ−ＦＦ１０５のデータ人力
りに加えられ、Ｄ−ＦＦ１０５の出力ＱがＤ−ＦＦ１０
６のデータ人力りに加えられ、このＤ−ＦＦ１０６の出
力可がＤ−ＦＦ１０４のデータ人力りに帰還されており
、Ｄ−ＦＦ１０４の出力Ｑには第３図のＮに示すタイミ
ング信号Ｊ。、Ｄ−ＦＦ　１０５の出力Ｑには第３図の
０に示すタイミング信号Ｊ、、Ｄ−ＦＦ１０６の出力Ｑ
には第３図のＰに示すタイミング信号Ｊ２がそれぞれ得
られ、各タイミング信号Ｊ。−Ｊ２は出力端子１０７．
１０８．１０９から取り出される。また、各Ｄ−ＦＦ１
０４〜１０６のリセット人力Ｒには共通のリセット端子
１１０から第３図のＭに示す発振リセット信号Ｒ１が加
えられる。

そして、Ｄ−ＦＦ１０４．１０５．１０６の各出力Ｑは
ＮＯＲ回路１１１に加えられており、出力端子１１２に
は第３図のＫに示すメモリイネーブル信号Ｅ３が得られ
る。

また、インバータ４０９を通して得られる反転クロック
信号ＣＬＫ、Ｄ−ＦＦ１０４．１０５の出力ＱおよびＤ
−ＦＦ　Ｉ　Ｏ６の出力可はＮＯＲ回路１１３に加えら
れ、その出力が出力端子４１６から第３図のＳに示すイ
ネーブル終了信号ＥＲとして取り出されるとともに、Ａ
ＮＤ回路１１４．１１５に加えられている。ＡＮＤ回路
１１４ではＮＯＲ回路１１３の出力と第３図のＤに示す
読出しイネーブル信号Ｅ１との論理積が取られ、その出
力がリセット信号Ｒ８とともにＮＯＲ回路１１６に加え
られ、ＮＯＲ＠路１１６の出力がＤ−ＦＦ４０３．４０
６のリセット人力Ｒに加えられている。この結果、読出
しモードの開始からタイミングジェネレータ１０が読出
しモードを実行するためのタイミング信号を出力し、読
出しモトの実行を終了したとき、Ｄ−ＦＦ４０３．４０
６がリセット状態にされる。また、ＡＮＤ回路１１５で
はＮＯＲ回路１１３の出力と第３図の■に示す書込みイ
ネーブル信号Ｅ２との論理積が取られ、その出力がリセ
ット信号Ｒ８とともにＮＯＲ回路１１７に加えられ、Ｎ
ＯＲ回路１１７の出力がＤ−ＦＦ４０４．４０８のリセ
ット人力Ｒに加えられている。この結果、書込みモード
の開始からタイミングジェネレータ１０が書込みモード
を実行するためのタイミング信号を出力し、書込みモー
ドの実行を終了したとき、Ｄ−ＦＦ４０４．４０８がリ
セット状態にされる。

したがって、このアクセス制御部４およびタイミングジ
ェネレータ１０を用いることにより、メモリに対し読出
し信号ＲＥＡＤまたは書込み信号ＷＲＩＴＥに応じて必
要なデータの書込みまたは読出しを行うことができ、従
来のような１マシンサイクル間で書込み時間および読出
し時間を設定してアクセスしていた場合に比較し、消費
電力の削減とともにデータエラーの防止ができ、回路の
単純化が実現される。特に、外部とのインターフェース
は外部クロックで制御でき、回路の単純化とともに消費
電力の低減ができ、メモリに対しては内部クロックでア
クセスができるため、効率化が図れる。

〔発明の効果〕

この発明によれば、読出し信号によって読出しモード、
書込み信号によって書込みモードが設定され、各モード
ごとに必要なデータの読出しまたは書込みが行われ、同
時に書込み信号と読出し信号とが到来した場合にも、ク
ロック信号を基準にしてタイミングをずらして読出しモ
ードまたは書込みモードを設定でき、必要最小限のメモ
リアクセスが実現でき、消費電力の削減とともに、デー
タエラーの危険性を防止できる。

また、この発明によれば、第１〜第４のフリップフロッ
プ回路を用いることにより、読出し信号による読出しモ
ード、書込み信号による書込みモードが設定できるとと
もに、同時に読出し信号と書込み信号とが成立した場合
には、クロック信号と反転クロック信号とによって時間
的なずれから読出しモードまたは書込みモードの何れか
一方を優先的に設定し、必要なデータの読出しおよび書
込みを効率的に行うことができる。

【図面の簡単な説明】

第１図はこの発明のメモリアクセス回路の実施例を示す
ブロック図、第２図は第１図に示したメモリアクセス回
路におけるアクセス制御部およびタイミングジェネレー
タの具体的な構成例を示すブロック図、第３図は第２図
に示したアクセス制御部およびタイミングジェネレータ
の動作を示す図である。２・・・メモリ・セル（メモリ）４・・・アクセス制御部（メモリ制御手段）４０３・・
・Ｄ−ＦＦ　（第１のフリップフロップ回路）４０４・・・Ｄ−ＦＦ　（第２のフリップフロップ回路
）４０６・・・Ｄ−ＦＦ　（第３のフリップフロップ回路
）４０８・・・Ｄ−ＦＦ　（第４のフリップフロップ回路
）

Claims

【特許請求の範囲】１、データを書込みまたは読出し可能なメモリと、このメモリに対する読出し信号または書込み信号を受け
て前記メモリに読出しモードまたは書込みモードを設定
するメモリ制御手段とを備えたメモリアクセス回路。２、前記メモリ制御手段は、前記読出し信号を受ける第
１のフリップフロップ回路と、前記書込み信号を受ける
第２のフリップフロップ回路と、前記第１のフリップフ
ロップ回路の出力信号または書込みイネーブル信号をデ
ータ入力とし、任意のクロック信号に対応して読出しイ
ネーブル信号を出力する第３のフリップフロップ回路と
、前記第２のフリップフロップ回路の出力信号または前
記読出しイネーブル信号をデータ入力とし、前記クロッ
ク信号に対応した反転クロック信号に応じて前記書込み
イネーブル信号を出力する第４のフリップフロップ回路
とを備えた請求項１記載のメモリアクセス回路。