JP2911002B2 - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、メモリに対するデータの読出しおよび書
込みを効率化するメモリアクセス回路に関する。
込みを効率化するメモリアクセス回路に関する。
従来、TV画面上に任意の文字やパターンなどを表示す
る場合、その表示制御に用いられるメモリに対する必要
なデータの読出しおよび書込みは、データの読出しタイ
ミングと、データの書込みタイミングとが独立して行わ
れている。すなわち、データの読出しは表示制御部内の
内部クロックのタイミングによって行い、また、データ
の書込みはマイクロコンピュータなどによって得られる
クロック信号など、外部から加えられる外部クロックに
よってタイミングが取られている。そして、これらの読
出しおよび書込みは、１つのマシンサイクルの中で時分
割などによって実現されるのである。
る場合、その表示制御に用いられるメモリに対する必要
なデータの読出しおよび書込みは、データの読出しタイ
ミングと、データの書込みタイミングとが独立して行わ
れている。すなわち、データの読出しは表示制御部内の
内部クロックのタイミングによって行い、また、データ
の書込みはマイクロコンピュータなどによって得られる
クロック信号など、外部から加えられる外部クロックに
よってタイミングが取られている。そして、これらの読
出しおよび書込みは、１つのマシンサイクルの中で時分
割などによって実現されるのである。
ところで、１つのRAMに対し、常に１マシンサイクル
で書込み、読出しのアクセスを行うことは、必要なデー
タの読出しや書込みが無い場合にも読出しまたは書込み
モードが設定されてアクセス状態になるので、データの
書込みや読出しが行われない場合にも電力消費が生じる
ため、消費電力が大きくなるとともに、データエラーの
危険性が高くなるという欠点がある。
で書込み、読出しのアクセスを行うことは、必要なデー
タの読出しや書込みが無い場合にも読出しまたは書込み
モードが設定されてアクセス状態になるので、データの
書込みや読出しが行われない場合にも電力消費が生じる
ため、消費電力が大きくなるとともに、データエラーの
危険性が高くなるという欠点がある。
また、データの読出しを内部クロック、データの書込
みを外部クロックを用いて、しかも、１マシンサイクル
で行う場合には、内部クロックと外部クロックとの時間
的な変位がデータの読出しおよび書込みの誤動作の原因
になる。
みを外部クロックを用いて、しかも、１マシンサイクル
で行う場合には、内部クロックと外部クロックとの時間
的な変位がデータの読出しおよび書込みの誤動作の原因
になる。
そこで、この発明は、必要最小限のアクセスを実現し
てアクセスの高効率化を実現したメモリアクセス回路の
提供を目的とする。
てアクセスの高効率化を実現したメモリアクセス回路の
提供を目的とする。
この発明のメモリアクセス回路は、アドレスデコーダ
の通して書込みアドレス又は読出しアドレスが指定され
てデータの書込み又は読出しが随時可能なメモリ（メモ
リ・セル２）と、クロック信号（CLK）と、データの読
出し信号及び前記クロック信号に応答して読出しイネー
ブル信号（E1）を出力し、データの書込み信号及び前記
クロック信号に応答して書込みイネーブル信号（E2）を
出力するアクセス制御手段（アクセス制御部４）と、前
記読出しイネーブル信号（E1）及び前記書込みイネーブ
ル信号（E2）に応答して前記メモリに対するデータの入
出力制御を行う入出力制御手段（入出力制御部20）と、
入力された読出し側アドレス信号を前記読出しイネーブ
ル信号（E1）に応答して前記アドレスデコーダに出力
し、入力された書込み側アドレス信号を前記書込みイネ
ーブル信号（E2）に応答して前記アドレスデコーダに出
力する第１のセレクトスイッチ（12）と、前記読出しイ
ネーブル信号（E1）に応答して前記入出力制御手段によ
り読み出されたデータを取り出し、前記書込みイネーブ
ル信号（E2）に応答して前記メモリに書き込むべきデー
タを前記入出力制御手段に出力する第２のセレクトスイ
ッチ（18）と、を備えて、前記メモリに対するデータの
書込み又は読出しを行うメモリアクセス回路であって、 前記アクセス制御手段は、第１のフリップフロップ回
路（403）、第２のフリップフロップ回路（404）、第３
のフリップフロップ回路（406）、第４のフリップフロ
ップ回路（407）、第１のゲート回路（405）及び第２の
ゲート回路（407）を備えて、前記第１のフリップフロ
ップ回路は、そのデータ入力端子に電源が接続されると
ともに前記読出し信号に応答して第１のラッチ信号を出
力し、前記第１のゲート回路は、前記書込みイネーブル
信号（E2）により開閉し、前記書込みイネーブル信号
（E2）のないときに前記第１のラッチ信号を出力し、前
記第３のフリップフロップ回路は、前記クロック信号に
応答して前記第１のゲート回路の出力信号を取り込んで
前記読出しイネーブル信号（E1）を出力し、前記第２の
フリップフロップ回路は、そのデータ入力端子に電源が
接続されるとともに前記書込み信号に応答して第２のラ
ッチ信号を出力し、前記第２のゲート回路は、前記読出
しイネーブル信号（E1）により開閉し、前記読出しイネ
ーブル信号（E1）のないときに前記第２のラッチ信号を
出力し、前記第４のフリップフロップ回路は、前記クロ
ック信号の反転信号に応答して前記第２のゲート回路の
出力信号を取り込んで前記書込みイネーブル信号（E2）
を出力し、前記第１及び第３のフリップフロップ回路
は、前記読出しイネーブル信号（E1）の発生から所定時
間後に出力される信号（ER）によりリセットされ、前記
第２及び第４のフリップフロップ回路は、前記書込みイ
ネーブル信号（E2）の発生から所定時間後に出力される
信号（ER）によりリセットされることを特徴とする。
の通して書込みアドレス又は読出しアドレスが指定され
てデータの書込み又は読出しが随時可能なメモリ（メモ
リ・セル２）と、クロック信号（CLK）と、データの読
出し信号及び前記クロック信号に応答して読出しイネー
ブル信号（E1）を出力し、データの書込み信号及び前記
クロック信号に応答して書込みイネーブル信号（E2）を
出力するアクセス制御手段（アクセス制御部４）と、前
記読出しイネーブル信号（E1）及び前記書込みイネーブ
ル信号（E2）に応答して前記メモリに対するデータの入
出力制御を行う入出力制御手段（入出力制御部20）と、
入力された読出し側アドレス信号を前記読出しイネーブ
ル信号（E1）に応答して前記アドレスデコーダに出力
し、入力された書込み側アドレス信号を前記書込みイネ
ーブル信号（E2）に応答して前記アドレスデコーダに出
力する第１のセレクトスイッチ（12）と、前記読出しイ
ネーブル信号（E1）に応答して前記入出力制御手段によ
り読み出されたデータを取り出し、前記書込みイネーブ
ル信号（E2）に応答して前記メモリに書き込むべきデー
タを前記入出力制御手段に出力する第２のセレクトスイ
ッチ（18）と、を備えて、前記メモリに対するデータの
書込み又は読出しを行うメモリアクセス回路であって、 前記アクセス制御手段は、第１のフリップフロップ回
路（403）、第２のフリップフロップ回路（404）、第３
のフリップフロップ回路（406）、第４のフリップフロ
ップ回路（407）、第１のゲート回路（405）及び第２の
ゲート回路（407）を備えて、前記第１のフリップフロ
ップ回路は、そのデータ入力端子に電源が接続されると
ともに前記読出し信号に応答して第１のラッチ信号を出
力し、前記第１のゲート回路は、前記書込みイネーブル
信号（E2）により開閉し、前記書込みイネーブル信号
（E2）のないときに前記第１のラッチ信号を出力し、前
記第３のフリップフロップ回路は、前記クロック信号に
応答して前記第１のゲート回路の出力信号を取り込んで
前記読出しイネーブル信号（E1）を出力し、前記第２の
フリップフロップ回路は、そのデータ入力端子に電源が
接続されるとともに前記書込み信号に応答して第２のラ
ッチ信号を出力し、前記第２のゲート回路は、前記読出
しイネーブル信号（E1）により開閉し、前記読出しイネ
ーブル信号（E1）のないときに前記第２のラッチ信号を
出力し、前記第４のフリップフロップ回路は、前記クロ
ック信号の反転信号に応答して前記第２のゲート回路の
出力信号を取り込んで前記書込みイネーブル信号（E2）
を出力し、前記第１及び第３のフリップフロップ回路
は、前記読出しイネーブル信号（E1）の発生から所定時
間後に出力される信号（ER）によりリセットされ、前記
第２及び第４のフリップフロップ回路は、前記書込みイ
ネーブル信号（E2）の発生から所定時間後に出力される
信号（ER）によりリセットされることを特徴とする。
このように構成することによって、メモリは任意のデ
ータの書込みまたは読出しが可能であり、メモリ制御手
段によって読出し信号または書込み信号を受けて前記メ
モリに読出しモードまたは書込みモードが設定される。
したがって、メモリには、書込みモードにおいて必要な
データが書き込まれ、読出しモードでは書き込まれてい
る任意のデータが読み出される。これらのデータの書込
みおよび読出しは、メモリ制御手段が受ける読出し信号
または書込み信号に対応して行われ、効率的なデータの
書込みおよび読出しが行われる。
ータの書込みまたは読出しが可能であり、メモリ制御手
段によって読出し信号または書込み信号を受けて前記メ
モリに読出しモードまたは書込みモードが設定される。
したがって、メモリには、書込みモードにおいて必要な
データが書き込まれ、読出しモードでは書き込まれてい
る任意のデータが読み出される。これらのデータの書込
みおよび読出しは、メモリ制御手段が受ける読出し信号
または書込み信号に対応して行われ、効率的なデータの
書込みおよび読出しが行われる。
そして、この発明においては、メモリ制御手段に第１
ないし第４のフリップフロップ回路を設置することによ
り、読出し信号または書込み信号を受けて前記メモリに
読出しモードまたは書込みモードが設定される。
ないし第４のフリップフロップ回路を設置することによ
り、読出し信号または書込み信号を受けて前記メモリに
読出しモードまたは書込みモードが設定される。
すなわち、読出し信号は第１のフリップフロップ回路
で受け、また、書込み信号は第２のフリップフロップ回
路で受ける。第３のフリップフロップ回路では、第１の
フリップフロップ回路の出力信号または書込みイネーブ
ル信号をデータ入力とし、任意のクロック信号に対応し
て前記メモリに対し読出しイネーブル信号を出力する。
また、第４のフリップフロップ回路では、第２のフリッ
プフロップ回路の出力信号または前記読出しイネーブル
信号をデータ入力とし、反転クロック信号に対応して前
記メモリに対し書き込みイネーブル信号を出力する。
で受け、また、書込み信号は第２のフリップフロップ回
路で受ける。第３のフリップフロップ回路では、第１の
フリップフロップ回路の出力信号または書込みイネーブ
ル信号をデータ入力とし、任意のクロック信号に対応し
て前記メモリに対し読出しイネーブル信号を出力する。
また、第４のフリップフロップ回路では、第２のフリッ
プフロップ回路の出力信号または前記読出しイネーブル
信号をデータ入力とし、反転クロック信号に対応して前
記メモリに対し書き込みイネーブル信号を出力する。
したがって、書込み信号および読出し信号が同時タイ
ミングで生じたとき、両者は任意のクロック信号かその
反転クロック信号かによって第３および第４のフリップ
フロップ回路の読込み時間が変位し、両者の時間的なず
れによって優先順位が生じ、選択的にデータの読出しモ
ード、書込みモードが設定される。そして、読出しモー
ド中に書込み信号または書込みモード中に読出し信号が
生じた場合には、逐次に書込み信号または読出し信号に
基づくデータの書込み動作または読出し動作が行われる
ことになる。
ミングで生じたとき、両者は任意のクロック信号かその
反転クロック信号かによって第３および第４のフリップ
フロップ回路の読込み時間が変位し、両者の時間的なず
れによって優先順位が生じ、選択的にデータの読出しモ
ード、書込みモードが設定される。そして、読出しモー
ド中に書込み信号または書込みモード中に読出し信号が
生じた場合には、逐次に書込み信号または読出し信号に
基づくデータの書込み動作または読出し動作が行われる
ことになる。
また、書込み信号が連続し、その間に読出し信号が到
来しない場合には、書込みモードが連続して生じ、必要
なデータの書込み動作が行われる。同様に、読出し信号
が連続し、その間に書込み信号が到来しない場合には、
読出しモードが連続して生じ、必要なデータの読出し動
作が行われることになる。
来しない場合には、書込みモードが連続して生じ、必要
なデータの書込み動作が行われる。同様に、読出し信号
が連続し、その間に書込み信号が到来しない場合には、
読出しモードが連続して生じ、必要なデータの読出し動
作が行われることになる。
第１図は、この発明のメモリアクセス回路の実施例を
示す。
示す。
このメモリアクセス回路は、読出しおよび書込み可能
なメモリ・セル２を設置してランダムアクセスメモリ
（RAM）を構成している。そして、メモリ・セル２に対
するデータの読出しおよび書込みを行うため、読出し側
データ入出力部DRおよび書込み側データ入力部DWが独立
して設置されている。
なメモリ・セル２を設置してランダムアクセスメモリ
（RAM）を構成している。そして、メモリ・セル２に対
するデータの読出しおよび書込みを行うため、読出し側
データ入出力部DRおよび書込み側データ入力部DWが独立
して設置されている。
読出し側データ入出力部DRには、アドレス入力端子RA
1,RA2,RA3・・・RAn、データ出力端子RD1,RD2,RD3・・
・RDmおよびチップセレクト入力端子RCS、また、書込み
側データ入力部DWには、読出し側データ入出力部DRとは
独立したアドレス入力端子WA1,WA2,WA3・・・WAn、デー
タ入力端子WD1,WD2,WD3・・・WDmおよびチップセレクト
入力端子WCSが設けられている。
1,RA2,RA3・・・RAn、データ出力端子RD1,RD2,RD3・・
・RDmおよびチップセレクト入力端子RCS、また、書込み
側データ入力部DWには、読出し側データ入出力部DRとは
独立したアドレス入力端子WA1,WA2,WA3・・・WAn、デー
タ入力端子WD1,WD2,WD3・・・WDmおよびチップセレクト
入力端子WCSが設けられている。
アドレス入力端子RA1〜RAnには読み出すべきデータの
アドレス信号が加えられ、データ出力端子RD1〜RDmには
アドレス指定によってメモリ・セル２から読み出された
データが取り出される。チップセレクト入力端子RCSに
は読出しモードを設定するための読出し信号READが加え
られる。
アドレス信号が加えられ、データ出力端子RD1〜RDmには
アドレス指定によってメモリ・セル２から読み出された
データが取り出される。チップセレクト入力端子RCSに
は読出しモードを設定するための読出し信号READが加え
られる。
また、アドレス入力端子WA1〜WAnには書き込むべきデ
ータのアドレス信号が加えられ、データ入力端子WD1〜W
Dmにはアドレス指定によってメモリ・セル２に書き込ま
れるデータが加えられる。チップセレクト入力端子WCS
には書込みモードを設定するための書込み信号WRITEが
加えられる。
ータのアドレス信号が加えられ、データ入力端子WD1〜W
Dmにはアドレス指定によってメモリ・セル２に書き込ま
れるデータが加えられる。チップセレクト入力端子WCS
には書込みモードを設定するための書込み信号WRITEが
加えられる。
読出し信号READおよび書込み信号WRITEは、読出しモ
ードおよび書込みモードを設定するためのメモリ制御手
段としてのアクセス制御部４に加えられる。アクセス制
御部４では、任意のクロック信号CLKに基づいて読出し
信号READが到来したときには読出しモードとなって読出
しイネーブル信号E1、書込み信号WRITEが到来したとき
には書込みモードとなって書込みイネーブル信号E2が形
成され、また、読出し信号READおよび書込み信号WRITE
が同時に到来したときにはクロック信号の時間幅の変位
を以て読出しモードまたは書込みモードの何れかが優先
的に設定され、読出しイネーブル信号E1または書込みイ
ネーブル信号E2の何れか一方が先に出力される。この場
合、アクセス制御部４では、メモリ・セル２に付設され
たプリチャージ回路６およびセンス増幅器８を駆動状態
にするためのメモリイネーブル信号E3が形成される。そ
して、メモリ・セル２の読出しタイミングなどを設定す
るタイミング信号を形成するためのタイミングジェネレ
ータ10では、メモリイネーブル信号E3およびクロック信
号CLKが加えられて必要なタイミング信号が形成され
る。
ードおよび書込みモードを設定するためのメモリ制御手
段としてのアクセス制御部４に加えられる。アクセス制
御部４では、任意のクロック信号CLKに基づいて読出し
信号READが到来したときには読出しモードとなって読出
しイネーブル信号E1、書込み信号WRITEが到来したとき
には書込みモードとなって書込みイネーブル信号E2が形
成され、また、読出し信号READおよび書込み信号WRITE
が同時に到来したときにはクロック信号の時間幅の変位
を以て読出しモードまたは書込みモードの何れかが優先
的に設定され、読出しイネーブル信号E1または書込みイ
ネーブル信号E2の何れか一方が先に出力される。この場
合、アクセス制御部４では、メモリ・セル２に付設され
たプリチャージ回路６およびセンス増幅器８を駆動状態
にするためのメモリイネーブル信号E3が形成される。そ
して、メモリ・セル２の読出しタイミングなどを設定す
るタイミング信号を形成するためのタイミングジェネレ
ータ10では、メモリイネーブル信号E3およびクロック信
号CLKが加えられて必要なタイミング信号が形成され
る。
アドレス入力端子RA1〜RAn、WA1〜WAnに加えられた読
出しおよび書込み側のアドレス信号は、何れか一方を選
択するための第１のセレクトスイッチ12に加えられる。
このセレクトスイッチ12は、アクセス制御部４からの読
出しイネーブル信号E1または書込みイネーブル信号信号
E2によって読出し（Ｒ）側または書込み（Ｗ）側に切り
換えられる。このセレクトスイッチ12を通過したアドレ
ス信号は、バッファ回路141、142・・・14nを通過して
アドレスデコーダ16によってコード化された後、メモリ
・セル２に加えられる。したがって、読出しモードで
は、アドレス入力端子RA1〜RAnに加えられたアドレス信
号によって読み出すべきデータのアドレスが指定され、
また、書込みモードでは、アドレス入力端子WA1〜WAnに
加えられたアドレス信号によって書き込むべきデータの
アドレスが指定されることになる。
出しおよび書込み側のアドレス信号は、何れか一方を選
択するための第１のセレクトスイッチ12に加えられる。
このセレクトスイッチ12は、アクセス制御部４からの読
出しイネーブル信号E1または書込みイネーブル信号信号
E2によって読出し（Ｒ）側または書込み（Ｗ）側に切り
換えられる。このセレクトスイッチ12を通過したアドレ
ス信号は、バッファ回路141、142・・・14nを通過して
アドレスデコーダ16によってコード化された後、メモリ
・セル２に加えられる。したがって、読出しモードで
は、アドレス入力端子RA1〜RAnに加えられたアドレス信
号によって読み出すべきデータのアドレスが指定され、
また、書込みモードでは、アドレス入力端子WA1〜WAnに
加えられたアドレス信号によって書き込むべきデータの
アドレスが指定されることになる。
そして、データ入力端子WD1〜WDmからのメモリ・セル
２に対して書き込むべきデータの入力か、メモリ・セル
２から読み出されたデータの出力かを選択するために第
２のセレクトスイッチ18が設置されている。セレクトス
イッチ18は、セレクトスイッチ12と同様にアクセス制御
部４からの読出しイネーブル信号E1または書込みイネー
ブル信号E2によって読出し（Ｒ）側または書込み（Ｗ）
側に切り換えられる。
２に対して書き込むべきデータの入力か、メモリ・セル
２から読み出されたデータの出力かを選択するために第
２のセレクトスイッチ18が設置されている。セレクトス
イッチ18は、セレクトスイッチ12と同様にアクセス制御
部４からの読出しイネーブル信号E1または書込みイネー
ブル信号E2によって読出し（Ｒ）側または書込み（Ｗ）
側に切り換えられる。
そこで、読出しモードでは、セレクトスイッチ12、18
がＲ側に切り換えられるとともに、入出力制御部20が読
出しイネーブル信号E1によって読出しモードとなり、プ
リチャージ回路６およびセンス増幅器８がメモリイネー
ブル信号E3によって動作状態になる。したがって、アド
レス入力端子RA1〜RAnからのアドレス指定によってメモ
リ・セル２から読み出されたデータは、センス増幅器８
および入出力制御部20を通過し、読出イネーブル信号E1
によって導通状態に制御されているアナログスイッチ24
1、242・・・24mを通してデータ出力端子RD1〜RDmから
取り出される。
がＲ側に切り換えられるとともに、入出力制御部20が読
出しイネーブル信号E1によって読出しモードとなり、プ
リチャージ回路６およびセンス増幅器８がメモリイネー
ブル信号E3によって動作状態になる。したがって、アド
レス入力端子RA1〜RAnからのアドレス指定によってメモ
リ・セル２から読み出されたデータは、センス増幅器８
および入出力制御部20を通過し、読出イネーブル信号E1
によって導通状態に制御されているアナログスイッチ24
1、242・・・24mを通してデータ出力端子RD1〜RDmから
取り出される。
また、書込みモードでは、セレクトスイッチ12、18が
Ｗ側に切り換えられるとともに、入出力制御部20が書込
みイネーブル信号E2によって書込みモードとなり、プリ
チャージ回路６およびセンス増幅器８がメモリイネーブ
ル信号E3によって動作状態になる。したがって、アドレ
ス入力端子WA1〜WAnからアドレス指定によってメモリ・
セル２にアドレス指定が行われるとともに、データ入力
端子WD1〜WDmに加えられたデータは、セレクトスイッチ
18を通過し、書込みイネーブル信号E2によって導通状態
に制御されているデータ制御部22に加えられ、入出力制
御部20からセンス増幅器８を通過させてメモリ・セル２
の指定されたアドレスに書き込まれる。
Ｗ側に切り換えられるとともに、入出力制御部20が書込
みイネーブル信号E2によって書込みモードとなり、プリ
チャージ回路６およびセンス増幅器８がメモリイネーブ
ル信号E3によって動作状態になる。したがって、アドレ
ス入力端子WA1〜WAnからアドレス指定によってメモリ・
セル２にアドレス指定が行われるとともに、データ入力
端子WD1〜WDmに加えられたデータは、セレクトスイッチ
18を通過し、書込みイネーブル信号E2によって導通状態
に制御されているデータ制御部22に加えられ、入出力制
御部20からセンス増幅器８を通過させてメモリ・セル２
の指定されたアドレスに書き込まれる。
したがって、メモリ・セル２に書き込まれているデー
タは、チップセレクト入力端子RCSに加えられる読出し
信号READおよびアドレス入力端子RA1〜RAnに加えられる
アドレス信号に基づいてメモリ・セル２から読み出さ
れ、また、メモリ・セル２に対して書き込むべきデータ
は、チップセレクト入力端子WCSに加えられる書込み信
号WRITEおよびアドレス入力端子WA1〜WAnに加えられる
アドレス信号に基づいてメモリ・セル２に書き込まれ
る。そして、読出しモードは読出し信号READの到来によ
って設定され、また、書込みモードは書込み信号WRITE
の到来によって設定されるが、読出し信号READおよび書
込み信号WRITEが同時に成立した場合には、アクセス制
御部４に加えられているクロック信号CLKの立上りまた
は立下りのタイミングによって優先順位を決定し、選択
的に各モードが設定される。この結果、１マシンサイク
ルで交互に読出しモードと書込みモードとを設定する従
来のメモリアクセスに比較し、効率的なメモリアクセス
が実現される。
タは、チップセレクト入力端子RCSに加えられる読出し
信号READおよびアドレス入力端子RA1〜RAnに加えられる
アドレス信号に基づいてメモリ・セル２から読み出さ
れ、また、メモリ・セル２に対して書き込むべきデータ
は、チップセレクト入力端子WCSに加えられる書込み信
号WRITEおよびアドレス入力端子WA1〜WAnに加えられる
アドレス信号に基づいてメモリ・セル２に書き込まれ
る。そして、読出しモードは読出し信号READの到来によ
って設定され、また、書込みモードは書込み信号WRITE
の到来によって設定されるが、読出し信号READおよび書
込み信号WRITEが同時に成立した場合には、アクセス制
御部４に加えられているクロック信号CLKの立上りまた
は立下りのタイミングによって優先順位を決定し、選択
的に各モードが設定される。この結果、１マシンサイク
ルで交互に読出しモードと書込みモードとを設定する従
来のメモリアクセスに比較し、効率的なメモリアクセス
が実現される。
次に、第２図において、第１図に示したメモリアクセ
ス回路におけるアクセス制御部４およびタイミングジェ
ネレータ10の具体的な構成例について説明する。
ス回路におけるアクセス制御部４およびタイミングジェ
ネレータ10の具体的な構成例について説明する。
クロック入力端子５には第３図のＡに示すクロック信
号CLK、第１図に示すチップセレクト入力端子RCSに対応
する読出し入力端子401には第３図のＢに示す読出し信
号READ、第１図に示すチップセレクト入力端子WCSに対
応する書込み入力端子402には第３図のＦに示す書込み
信号WRITEが加えられる。
号CLK、第１図に示すチップセレクト入力端子RCSに対応
する読出し入力端子401には第３図のＢに示す読出し信
号READ、第１図に示すチップセレクト入力端子WCSに対
応する書込み入力端子402には第３図のＦに示す書込み
信号WRITEが加えられる。
読出し信号READは第１のフリップフロップ回路として
設置されたＤ−フリップフロップ回路（Ｄ−FF）403の
クロック入力Ｃに加えられ、また、書込み信号WRITEは
第２のフリップフロップ回路として設置されたＤ−FF40
4のクロック入力Ｃに加えられる。各Ｄ−FF403、404の
データ入力Ｄには、電源VCCによって常時高（Ｈ）入力
が加えられている。したがって、Ｄ−FF403の出力Ｑに
は第３図のＣに示すパルスが得られ、また、Ｄ−FF404
の出力Ｑには第３図のＧに示すパルスが得られる。そし
て、Ｄ−FF403の出力は、NOR回路405に通して第３の
フリップフロップ回路として設置されたＤ−FF406のデ
ータ入力Ｄに加えられ、また、Ｄ−FF404の出力は、N
OR回路407を通して第４のフリップフロップ回路として
設置されたＤ−FF408のデータ入力Ｄに加えられてい
る。
設置されたＤ−フリップフロップ回路（Ｄ−FF）403の
クロック入力Ｃに加えられ、また、書込み信号WRITEは
第２のフリップフロップ回路として設置されたＤ−FF40
4のクロック入力Ｃに加えられる。各Ｄ−FF403、404の
データ入力Ｄには、電源VCCによって常時高（Ｈ）入力
が加えられている。したがって、Ｄ−FF403の出力Ｑに
は第３図のＣに示すパルスが得られ、また、Ｄ−FF404
の出力Ｑには第３図のＧに示すパルスが得られる。そし
て、Ｄ−FF403の出力は、NOR回路405に通して第３の
フリップフロップ回路として設置されたＤ−FF406のデ
ータ入力Ｄに加えられ、また、Ｄ−FF404の出力は、N
OR回路407を通して第４のフリップフロップ回路として
設置されたＤ−FF408のデータ入力Ｄに加えられてい
る。
Ｄ−FF406のクロック入力Ｃにはクロック信号CLKが加
えられ、Ｄ−FF408のクロック入力Ｃにはクロック信号C
LKをインバータ409を通して得られた反転クロック信号
▲▼が加えられている。したがって、Ｄ−FF40
6、408の動作関係は、Ｄ−FF406がクロック信号CLKの立
上りに対応し、また、Ｄ−FF408がクロック信号CLKの立
下りに対応している。そして、Ｄ−FF406の出力はイ
ンバータ410を通して反転され、出力端子411から第３図
のＤに示す読出しイネーブル信号E1として取り出される
とともに、NOR回路407を通してＤ−FF408のデータ入力
Ｄに加えられている。また、Ｄ−FF408の出力はイン
バータ412を通して反転され、出力端子413から第３図の
Ｉに示す書込みイネーブル信号E2として取り出されると
ともに、NOR回路405に通してＤ−FF406のデータ入力Ｄ
に加えられている。
えられ、Ｄ−FF408のクロック入力Ｃにはクロック信号C
LKをインバータ409を通して得られた反転クロック信号
▲▼が加えられている。したがって、Ｄ−FF40
6、408の動作関係は、Ｄ−FF406がクロック信号CLKの立
上りに対応し、また、Ｄ−FF408がクロック信号CLKの立
下りに対応している。そして、Ｄ−FF406の出力はイ
ンバータ410を通して反転され、出力端子411から第３図
のＤに示す読出しイネーブル信号E1として取り出される
とともに、NOR回路407を通してＤ−FF408のデータ入力
Ｄに加えられている。また、Ｄ−FF408の出力はイン
バータ412を通して反転され、出力端子413から第３図の
Ｉに示す書込みイネーブル信号E2として取り出されると
ともに、NOR回路405に通してＤ−FF406のデータ入力Ｄ
に加えられている。
このように読出し信号READが加えられると、Ｄ−FF40
3はセット状態にされて読出し信号READに対応した出力
を発生し、この出力がNOR回路405を通してＤ−FF40
6のデータ入力Ｄとなる。また、書込み信号WRITEが加え
られると、Ｄ−FF404はセット状態にされて書込み信号W
RITEに対応した出力を発生し、この出力がNOR回路4
07を通してＤ−FF408のデータ入力Ｄとなっている。こ
の結果、Ｄ−FF406の動作によって読出しモードが設定
され、また、Ｄ−FF408の動作によって書込みモードが
設定される。各Ｄ−FF406、408の出力がNOR回路405、
407を通してたすきがけ入力となってるため、何れもセ
ット状態にないとき、すなわち、読出し、書込みの何れ
のモードにもないとき、セット状態に制御されるのであ
る。
3はセット状態にされて読出し信号READに対応した出力
を発生し、この出力がNOR回路405を通してＤ−FF40
6のデータ入力Ｄとなる。また、書込み信号WRITEが加え
られると、Ｄ−FF404はセット状態にされて書込み信号W
RITEに対応した出力を発生し、この出力がNOR回路4
07を通してＤ−FF408のデータ入力Ｄとなっている。こ
の結果、Ｄ−FF406の動作によって読出しモードが設定
され、また、Ｄ−FF408の動作によって書込みモードが
設定される。各Ｄ−FF406、408の出力がNOR回路405、
407を通してたすきがけ入力となってるため、何れもセ
ット状態にないとき、すなわち、読出し、書込みの何れ
のモードにもないとき、セット状態に制御されるのであ
る。
そして、Ｄ−FF406にはクロック信号CLKが加えられ、
Ｄ−FF408には反転クロック信号▲▼が加えられ
ていることから、各Ｄ−FF406、408は第３図のＡ、Ｄお
よびＩ（矢印ａ、ｂ）に示すように、クロック信号CLK
の立上りエッジ、立下りエッジに対応してセット状態に
される。そこで、矢印ｃで示すように、読出し信号READ
と書込み信号WRITEとが同時に成立し、Ｄ−FF403、404
が同時にセット状態に移行しても、クロック信号CLKの
先に到来する立上りエッジ、立下りエッジに対応してＤ
−FF406、408は何れか一方がセット状態に移行し、読出
しモードまたは書込みモードが設定される。たとえば、
読出しモードが先行した場合には、読出しモードの後、
書込みモードに移行するように、何れか一方のモードの
後、他のモードに移行するものである。
Ｄ−FF408には反転クロック信号▲▼が加えられ
ていることから、各Ｄ−FF406、408は第３図のＡ、Ｄお
よびＩ（矢印ａ、ｂ）に示すように、クロック信号CLK
の立上りエッジ、立下りエッジに対応してセット状態に
される。そこで、矢印ｃで示すように、読出し信号READ
と書込み信号WRITEとが同時に成立し、Ｄ−FF403、404
が同時にセット状態に移行しても、クロック信号CLKの
先に到来する立上りエッジ、立下りエッジに対応してＤ
−FF406、408は何れか一方がセット状態に移行し、読出
しモードまたは書込みモードが設定される。たとえば、
読出しモードが先行した場合には、読出しモードの後、
書込みモードに移行するように、何れか一方のモードの
後、他のモードに移行するものである。
ところで、リセット入力端子414には、第３図のＥに
示す読出しリセット信号R1が加えられ、このリセット信
号R1によって、各Ｄ−FF403、406が同時にリセット状態
にされる。また、リセット入力端子415には、第３図の
Ｊに示す書込みリセット信号R2が加えられ、このリセッ
ト信号R2によって、各Ｄ−FF404、408が同時にリセット
状態にされる。
示す読出しリセット信号R1が加えられ、このリセット信
号R1によって、各Ｄ−FF403、406が同時にリセット状態
にされる。また、リセット入力端子415には、第３図の
Ｊに示す書込みリセット信号R2が加えられ、このリセッ
ト信号R2によって、各Ｄ−FF404、408が同時にリセット
状態にされる。
そして、タイミングジェネレータ10は、アクセス制御
部４の動作に対応し、各モード設定に応じて動作状態と
なる。すなわち、Ｄ−FF406、408の各出力は、NAND回
路100に加えられて論理積が取られ、その出力がインバ
ータ101を介して反転された後、Ｄ−FF102のデータ入力
Ｄに加えられている。このＤ−FF102のクロック入力Ｃ
には、インバータ409を通して得られた反転クロック信
号▲▼が加えられ、Ｄ−FF102の出力ＱはNOR回路
103を通してＤ−FF104のリセット入力Ｒに加えられてい
る。このリセット入力Ｒには、リセット入力端子118か
らリセット信号R0が加えられ、NOR回路103を通して加え
られるこのリセット信号R0によってもＤ−FF104はリセ
ット状態にされる。
部４の動作に対応し、各モード設定に応じて動作状態と
なる。すなわち、Ｄ−FF406、408の各出力は、NAND回
路100に加えられて論理積が取られ、その出力がインバ
ータ101を介して反転された後、Ｄ−FF102のデータ入力
Ｄに加えられている。このＤ−FF102のクロック入力Ｃ
には、インバータ409を通して得られた反転クロック信
号▲▼が加えられ、Ｄ−FF102の出力ＱはNOR回路
103を通してＤ−FF104のリセット入力Ｒに加えられてい
る。このリセット入力Ｒには、リセット入力端子118か
らリセット信号R0が加えられ、NOR回路103を通して加え
られるこのリセット信号R0によってもＤ−FF104はリセ
ット状態にされる。
Ｄ−FF104の出力ＱはＤ−FF105のデータ入力Ｄに加え
られ、Ｄ−FF105の出力ＱがＤ−FF106のデータ入力Ｄに
加えられ、このＤ−FF106の出力がＤ−FF104のデータ
入力Ｄに帰還されており、Ｄ−FF104の出力Ｑには第３
図のＮに示すタイミング信号J0、Ｄ−FF105の出力Ｑに
は第３図のＯに示すタイミング信号J1、Ｄ−FF106の出
力Ｑには第３図のＰに示すタイミング信号J2がそれぞれ
得られ、各タイミング信号J0〜J2は出力端子107、108、
109から取り出される。また、各Ｄ−FF104〜106のリセ
ット入力Ｒには共通のリセット端子110から第３図のＭ
に示す発振リセット信号R3が加えられる。
られ、Ｄ−FF105の出力ＱがＤ−FF106のデータ入力Ｄに
加えられ、このＤ−FF106の出力がＤ−FF104のデータ
入力Ｄに帰還されており、Ｄ−FF104の出力Ｑには第３
図のＮに示すタイミング信号J0、Ｄ−FF105の出力Ｑに
は第３図のＯに示すタイミング信号J1、Ｄ−FF106の出
力Ｑには第３図のＰに示すタイミング信号J2がそれぞれ
得られ、各タイミング信号J0〜J2は出力端子107、108、
109から取り出される。また、各Ｄ−FF104〜106のリセ
ット入力Ｒには共通のリセット端子110から第３図のＭ
に示す発振リセット信号R3が加えられる。
そして、Ｄ−FF104、105、106の各出力ＱはNOR回路11
1に加えられており、出力端子112には第３図のＫに示す
メモリイネーブル信号E3が得られる。
1に加えられており、出力端子112には第３図のＫに示す
メモリイネーブル信号E3が得られる。
また、インバータ409を通して得られる反転クロック
信号▲▼、Ｄ−FF104、105の出力ＱおよびＤ−FF
106の出力はNOR回路113に加えられ、その出力が出力
端子416から第３図のＳに示すイネーブル終了信号ERと
して取り出されるとともに、AND回路114、115に加えら
れている。AND回路114ではNOR回路113の出力と第３図の
Ｄに示す読出しイネーブル信号E1との論理積が取られ、
その出力がリセット信号R0とともにNOR回路116に加えら
れ、NOR回路116の出力がＤ−FF403、406のリセット入力
Ｒに加えられている。この結果、読出しモードの開始か
らタイミングジェネレータ10が読出しモードを実行する
ためのタイミング信号を出力し、読出しモードの実行を
終了したとき、Ｄ−FF403、406がリセット状態にされ
る。また、AND回路115ではNOR回路113の出力と第３図の
Ｉに示す書込みイネーブル信号E2との論理積が取られ、
その出力がリセット信号R0とともにNOR回路117に加えら
れ、NOR回路117の出力がＤ−FF404、408のリセット入力
Ｒに加えられている。この結果、書込みモードの開始か
らタイミングジェネレータ10が書込みモードを実行する
ためのタイミング信号を出力し、書込みモードの実行を
終了したとき、Ｄ−FF404、408がリセット状態にされ
る。
信号▲▼、Ｄ−FF104、105の出力ＱおよびＤ−FF
106の出力はNOR回路113に加えられ、その出力が出力
端子416から第３図のＳに示すイネーブル終了信号ERと
して取り出されるとともに、AND回路114、115に加えら
れている。AND回路114ではNOR回路113の出力と第３図の
Ｄに示す読出しイネーブル信号E1との論理積が取られ、
その出力がリセット信号R0とともにNOR回路116に加えら
れ、NOR回路116の出力がＤ−FF403、406のリセット入力
Ｒに加えられている。この結果、読出しモードの開始か
らタイミングジェネレータ10が読出しモードを実行する
ためのタイミング信号を出力し、読出しモードの実行を
終了したとき、Ｄ−FF403、406がリセット状態にされ
る。また、AND回路115ではNOR回路113の出力と第３図の
Ｉに示す書込みイネーブル信号E2との論理積が取られ、
その出力がリセット信号R0とともにNOR回路117に加えら
れ、NOR回路117の出力がＤ−FF404、408のリセット入力
Ｒに加えられている。この結果、書込みモードの開始か
らタイミングジェネレータ10が書込みモードを実行する
ためのタイミング信号を出力し、書込みモードの実行を
終了したとき、Ｄ−FF404、408がリセット状態にされ
る。
したがって、このアクセス制御部４およびタイミング
ジェネレータ10を用いることにより、メモリに対し読出
し信号READまたは書込み信号WRITEに応じて必要なデー
タの書込みまたは読出しを行うことができ、従来のよう
な１マシンサイクル間で書込み時間および読出し時間を
設定してアクセスしていた場合に比較し、消費電力の削
減とともにデータエラーの防止ができ、回路の単純化が
実現される。特に、外部とのインターフェースは外部ク
ロックで制御でき、回路の単純化とともに消費電力の低
減ができ、メモリに対しては内部クロックでアクセスが
できるため、効率化が図れる。
ジェネレータ10を用いることにより、メモリに対し読出
し信号READまたは書込み信号WRITEに応じて必要なデー
タの書込みまたは読出しを行うことができ、従来のよう
な１マシンサイクル間で書込み時間および読出し時間を
設定してアクセスしていた場合に比較し、消費電力の削
減とともにデータエラーの防止ができ、回路の単純化が
実現される。特に、外部とのインターフェースは外部ク
ロックで制御でき、回路の単純化とともに消費電力の低
減ができ、メモリに対しては内部クロックでアクセスが
できるため、効率化が図れる。
この発明によれば、読出し信号によって読出しモー
ド、書込み信号によって書込みモードが設定され、各モ
ードごとに必要なデータの読出しまたは書込みが行わ
れ、同時に書込み信号と読出し信号とが到来した場合に
も、クロック信号を基準にしてタイミングをずらして読
出しモードまたは書込みモードを設定でき、必要最小限
のメモリアクセスが実現でき、消費電力の削減ととも
に、データエラーの危険性を防止でき、また、第１〜第
４のフリップフロップ回路を用いたことにより、読出し
信号による読出しモード、書込み信号による書込みモー
ドが設定できるとともに、同時に読出し信号と書込み信
号とが成立した場合には、クロック信号と反転クロック
信号とによって時間的なずれから読出しモードまたは書
込みモードの何れか一方を優先的に設定し、必要なデー
タの読出しおよび書込みを効率的に行うことができる。
ド、書込み信号によって書込みモードが設定され、各モ
ードごとに必要なデータの読出しまたは書込みが行わ
れ、同時に書込み信号と読出し信号とが到来した場合に
も、クロック信号を基準にしてタイミングをずらして読
出しモードまたは書込みモードを設定でき、必要最小限
のメモリアクセスが実現でき、消費電力の削減ととも
に、データエラーの危険性を防止でき、また、第１〜第
４のフリップフロップ回路を用いたことにより、読出し
信号による読出しモード、書込み信号による書込みモー
ドが設定できるとともに、同時に読出し信号と書込み信
号とが成立した場合には、クロック信号と反転クロック
信号とによって時間的なずれから読出しモードまたは書
込みモードの何れか一方を優先的に設定し、必要なデー
タの読出しおよび書込みを効率的に行うことができる。
第１図はこの発明のメモリアクセス回路の実施例を示す
ブロック図、第２図は第１図に示したメモリアクセス回
路におけるアクセス制御部およびタイミングジェネレー
タの具体的な構成例を示すブロック図、第３図は第２図
に示したアクセス制御部およびタイミングジェネレータ
の動作を示す図である。 ２……メモリ・セル（メモリ） ４……アクセス制御部（アクセス制御手段） 12……第１のセレクトスイッチ 16……アドレスデコーダ 18……第２のセレクトスイッチ 20……入出力制御部（入出力制御手段） 403……Ｄ−FF（第１のフリップフロップ回路） 404……Ｄ−FF（第２のフリップフロップ回路） 405……NOR回路（第１のゲート回路） 406……Ｄ−FF（第３のフリップフロップ回路） 407……NOR回路（第２のゲート回路） 408……Ｄ−FF（第４のフリップフロップ回路）
ブロック図、第２図は第１図に示したメモリアクセス回
路におけるアクセス制御部およびタイミングジェネレー
タの具体的な構成例を示すブロック図、第３図は第２図
に示したアクセス制御部およびタイミングジェネレータ
の動作を示す図である。 ２……メモリ・セル（メモリ） ４……アクセス制御部（アクセス制御手段） 12……第１のセレクトスイッチ 16……アドレスデコーダ 18……第２のセレクトスイッチ 20……入出力制御部（入出力制御手段） 403……Ｄ−FF（第１のフリップフロップ回路） 404……Ｄ−FF（第２のフリップフロップ回路） 405……NOR回路（第１のゲート回路） 406……Ｄ−FF（第３のフリップフロップ回路） 407……NOR回路（第２のゲート回路） 408……Ｄ−FF（第４のフリップフロップ回路）
Claims (1)
- 【請求項１】アドレスデコーダを通して書込みアドレス
又は読出しアドレスが指定されてデータの書込み又は読
出しが随時可能なメモリと、 クロック信号と、 データの読出し信号及び前記クロック信号に応答して読
出しイネーブル信号（E1）を出力し、データの書込み信
号及び前記クロック信号に応答して書込みイネーブル信
号（E2）を出力するアクセス制御手段と、 前記読出しイネーブル信号（E1）及び前記書込みイネー
ブル信号（E2）に応答して前記メモリに対するデータの
入出力制御を行う入出力制御手段と、 入力された読出し側アドレス信号を前記読出しイネーブ
ル信号（E1）に応答して前記アドレスデコーダに出力
し、入力された書込み側アドレス信号を前記書込みイネ
ーブル信号（E2）に応答して前記アドレスデコーダに出
力する第１のセレクトスイッチと、 前記読出しイネーブル信号（E1）に応答して前記入出力
制御手段により読み出されたデータを取り出し、前記書
込みイネーブル信号（E2）に応答して前記メモリに書き
込むべきデータを前記入出力制御手段に出力する第２の
セレクトスイッチと、 を備えて、前記メモリに対するデータの書込み又は読出
しを行うメモリアクセス回路であって、 前記アクセス制御手段は、第１のフリップフロップ回
路、第２のフリップフロップ回路、第３のフリップフロ
ップ回路、第４のフリップフロップ回路、第１のゲート
回路及び第２のゲート回路を備えて、 前記第１のフリップフロップ回路は、そのデータ入力端
子に電源が接続されるとともに前記読出し信号に応答し
て第１のラッチ信号を出力し、 前記第１のゲート回路は、前記書込みイネーブル信号
（E2）により開閉し、前記書込みイネーブル信号（E2）
のないときに前記第１のラッチ信号を出力し、 前記第３のフリップフロップ回路は、前記クロック信号
に応答して前記第１のゲート回路の出力信号を取り込ん
で前記読出しイネーブル信号（E1）を出力し、 前記第２のフリップフロップ回路は、そのデータ入力端
子に電源が接続されるとともに前記書込み信号に応答し
て第２のラッチ信号を出力し、 前記第２のゲート回路は、前記読出しイネーブル信号
（E1）により開閉し、前記読出しイネーブル信号（E1）
のないときに前記第２のラッチ信号を出力し、 前記第４のフリップフロップ回路は、前記クロック信号
の反転信号に応答して前記第２のゲート回路の出力信号
を取り込んで前記書込みイネーブル信号（E2）を出力
し、 前記第１及び第３のフリップフロップ回路は、前記読出
しイネーブル信号（E1）の発生から所定時間後に出力さ
れる信号（ER）によりリセットされ、 前記第２及び第４のフリップフロップ回路は、前記書込
みイネーブル信号（E2）の発生から所定時間後に出力さ
れる信号（ER）によりリセットされる ことを特徴とするメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235952A JP2911002B2 (ja) | 1988-09-20 | 1988-09-20 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235952A JP2911002B2 (ja) | 1988-09-20 | 1988-09-20 | メモリアクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283885A JPH0283885A (ja) | 1990-03-23 |
| JP2911002B2 true JP2911002B2 (ja) | 1999-06-23 |
Family
ID=16993644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235952A Expired - Fee Related JP2911002B2 (ja) | 1988-09-20 | 1988-09-20 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2911002B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103551U (ja) * | 1980-12-17 | 1982-06-25 | ||
| JPS58149550A (ja) * | 1982-02-26 | 1983-09-05 | Mitsubishi Electric Corp | メモリアクセス方式 |
| JPS5945691A (ja) * | 1982-09-06 | 1984-03-14 | Mitsubishi Electric Corp | ダイナミツクメモリ−のアクセス回路 |
| JPS5999298U (ja) * | 1982-12-22 | 1984-07-05 | 富士通株式会社 | ダイナミツクメモリのアクセスタイミング回路 |
| JPS6375867A (ja) * | 1986-09-18 | 1988-04-06 | Tokyo Electric Co Ltd | マルチｃｐｕによるｒａｍ制御装置 |
| JPS63132369A (ja) * | 1986-11-21 | 1988-06-04 | Oki Electric Ind Co Ltd | メモリ情報転送方式 |
-
1988
- 1988-09-20 JP JP63235952A patent/JP2911002B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0283885A (ja) | 1990-03-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |