JPH07226083A - 半導体記憶装置及びパルス整形器 - Google Patents

Abstract

(57)【要約】 【目的】 消費電力を低減できるＳＲＡＭを提供する。 【構成】 読み出し時に、センスアンプ制御手段５０が
信号Ｓ１６を出力しセンスアンプ１５０が動作を開始す
ると、カラムアドレスデコーダ４０はカラムセレクタ１
４０の全ての導通制御手段１４１を遮断状態にする。こ
こで、カラムセレクタ１４０はビット線６、７上におけ
るメモリセル１００とセンスアンプ１５０との間に介設
されているため、ビット線６、７がメモリセル１００側
とセンスアンプ１５０側とに分断されるのでセンスアン
プ１５０が駆動するビット線６、７の容量が小さくな
る。さらに、プリチャージ信号発生手段３０が信号Ｓ１
２の出力を停止することによって、ロウアドレスデコー
ダ２０が全てのワード線１２０を非能動状態にする。こ
れにより、メモリセル１００側のビット線６、７の電位
が振り切れないうちにメモリセル１００がビット線６、
７から切り離される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低消費電力の半導体記
憶装置、及び、半導体記憶装置内で使用されパルスを規
格化するパルス整形器に関するものである。

【０００２】

【従来の技術】近年の技術の進歩には目を見張るものが
あり、市場のニーズとしてもシステムのコンパクト化、
ポータブル化が求められている。これを可能にするのは
部品の高性能化、すなわち半導体技術の向上に伴なうＬ
ＳＩの高性能化である。ＣＰＵや汎用ＤＳＰの性能を上
げるには、オンチップメモリの大容量化は避けられな
い。また、ポータブル化に伴ない、電池駆動のシステム
が求められているが、電池寿命を延ばすために低消費電
力化が不可欠である。低消費電力化に向けて電源電圧が
５Ｖから３Ｖ前後へ下がる傾向にあるが、電源電圧が下
がるとトランジスタの動作は遅くなる。

【０００３】以下、従来の半導体記憶装置について図８
〜図１４を参照しながら説明する。

【０００４】従来の半導体記憶装置としてのＳＲＡＭの
構成を図８に示す。図８において、３０６は反転ビット
線、３０７はビット線、３１０はプリチャージ信号発生
手段、３２０はロウアドレスデコーダ、３３０はセンス
アンプタイミング発生手段、３４０はカラムアドレスデ
コーダ、３５０はセンスアンプ制御手段、３７０は書き
込み制御手段であり、４００はメモリセル、４１０はプ
リチャージ手段、４２０はワード線、４４０はカラムセ
レクタ、４５０はセンスアンプ、４６０は出力バッフ
ァ、４７０は書き込み手段であり、Ａ２１はロウアドレ
ス、Ａ２２はカラムアドレス、Ｄ２１は書き込みデー
タ、Ｄ２２は読み出しデータ、Ｓ２１は書き込み許可信
号、Ｓ２２はワード線駆動信号、Ｓ２３はプリチャージ
信号、Ｓ２４はセンス開始タイミング信号、Ｓ２５はカ
ラム選択信号、Ｓ２６はセンスアンプ制御信号、Ｓ２７
は書き込み制御信号である。

【０００５】プリチャージ信号発生手段３１０は図９に
示すものであり、ロウアドレスＡ２１又はカラムアドレ
スＡ２２が変化したことを検出し、ロウアドレスデコー
ダ３２０が全てのワード線４２０を非能動状態にするよ
うにワード線駆動信号Ｓ２２の出力を停止し、プリチャ
ージ信号Ｓ２３を発生させ、全てのビット線３０７及び
全ての反転ビット線３０６がプリチャージされるまで保
持する。その後、ワード線駆動信号Ｓ２２を出力し、プ
リチャージ信号Ｓ２３の出力を停止してプリチャージを
停止させる。

【０００６】図９において、３１４はアドレスＡ２１又
はＡ２２の変化を検出するアドレス遷移検出器（ＡＴ
Ｄ）、３１５は従来のパルス整形器である。パルス整形
器３１５は、入力パルスを段階的に遅延させ各段階の遅
延パルス同士の論理和を取って出力パルスを作る。この
従来のパルス整形器３１５では入力パルスの波形により
整形された出力パルスの波形が決まり、入力パルスの波
形が規格化されていないと出力パルスも規格化されな
い。

【０００７】図９の例ではアドレスＡ２１又はＡ２２の
変化をアドレス遷移検出器３１４により検出してプリチ
ャージ信号Ｓ２３を発生しているが、メモリ外部からの
クロック入力を用いてプリチャージ信号を発生するもの
も同様の動作をする。

【０００８】クロックに従って動作する場合には、その
クロックに同期させて動作させることが要求されるのが
通常である。プリチャージ信号の波形が変化して、プリ
チャージ期間が長くなるとＳＲＡＭの動作開始が遅れ、
読み出し及び書き込みサイクルが長くなる。従来は入力
クロックのデューティに制限をかけてクロック同期の動
作を保証していた。しかし、近年、ＬＳＩの性能向上と
共に動作周波数が上がり、入力クロックに制限を加えに
くくなってきている。

【０００９】ロウアドレスデコーダ３２０は図１０に示
すものであって、ワード線駆動信号Ｓ２２が出力されて
いるときにロウアドレスＡ２１をデコードし、複数本の
ワード線４２０の中から１本を選択して能動状態にす
る。

【００１０】センスアンプタイミング発生手段３３０は
図１０に示すものであって、ワード線４２０がアクティ
ブハイになったことを検出してセンス開始タイミング信
号Ｓ２４を出力する。

【００１１】カラムアドレスデコーダ３４０は図１１に
示すものであって、プリチャージ信号Ｓ２３が出力され
ているときには全てのカラムを開いてビット線３０７及
び反転ビット線３０６をプリチャージするようにする。
プリチャージ終了後、カラムアドレスＡ２２をデコード
して選択されているカラムを開く。

【００１２】センスアンプ制御手段３５０は図１２に示
すものであって、センスアンプタイミング発生手段３３
０により、ビット線３０７と反転ビット線３０６との電
位差がセンスアンプ４５０が誤動作しないくらい十分に
開くタイミングでセンスアンプ４５０を動作状態にし、
プリチャージが開始されるとセンスアンプ４５０を非動
作状態にする。

【００１３】書き込み制御手段３７０は図１３に示すも
のであって、書き込み許可信号Ｓ２１により書き込みが
許可されており、且つ、プリチャージ信号Ｓ２３が出力
されていないときに、書き込み手段４７０が書き込み動
作をするように制御する。

【００１４】以上のように構成された従来のＳＲＡＭの
動作を図１４に示すタイムチャートに基づいて説明す
る。

【００１５】まず、読み出し時の動作を説明する。図１
４の第１の読み出しサイクルにおいて、ロウアドレスＡ
２１又はカラムアドレスＡ２２が変化すると、プリチャ
ージ信号発生手段３１０はワード線駆動信号Ｓ２２の出
力を停止し、プリチャージ信号Ｓ２３を発生させ、全て
のビット線３０７及び全ての反転ビット線３０６がプリ
チャージされるまで保持する。その後、プリチャージ信
号発生手段３１０はワード線駆動信号Ｓ２２を出力し、
プリチャージ信号Ｓ２３の出力を停止する。ロウアドレ
スデコーダ３２０はロウアドレスＡ２１をデコードして
複数本のワード線４２０の中から１本を選択する。カラ
ムアドレスデコーダ３４０はカラムアドレスＡ２２をデ
コードして１つのカラムを選択する。選択されたワード
線４２０に繋がるメモリセル４００から読み出しが開始
され、ビット線３０７と反転ビット線３０６との間に電
位差が生じる。また、センスアンプタイミング発生手段
３３０は、ワード線４２０が能動状態に遷移した後、ビ
ット線３０７と反転ビット線３０６との電位差がセンス
アンプ４５０が誤動作しないくらい十分に開くタイミン
グで、センス開始タイミング信号Ｓ２４を出力する。す
ると、センスアンプ制御手段３５０はセンスアンプを動
作状態にする。次に、第２の読み出しサイクルにおい
て、ロウアドレスＡ２１又はカラムアドレスＡ２２が変
化すると、プリチャージ信号発生手段３１０はワード線
駆動信号Ｓ２２の出力を停止しプリチャージ信号Ｓ２３
を発生させ、その後は、前記と同様の読み出し動作を続
ける。

【００１６】次に、書き込み時の動作を説明する。図１
４の書き込みサイクルにおいて、ロウアドレスＡ２１又
はカラムアドレスＡ２２が変化すると、プリチャージ信
号発生手段３１０はプリチャージ信号Ｓ２３を発生さ
せ、全てのビット線３０７及び全ての反転ビット線３０
６がプリチャージされるまで保持する。その後、プリチ
ャージ信号発生手段３１０はワード線駆動信号Ｓ２２を
出力し、プリチャージ信号Ｓ２３の出力を停止する。書
き込み許可信号Ｓ２１により書き込みが許可されている
とき、プリチャージ信号Ｓ２３の出力が停止されると、
書き込み制御手段３７０は書き込み制御信号Ｓ２７を書
き込み手段４７０に送り、書き込みを開始させる。ロウ
アドレスデコーダ３２０はロウアドレスＳ２１をデコー
ドして複数本のワード線４２０の中から１本を選択す
る。カラムアドレスデコーダ３４０はカラムアドレスＡ
２２をデコードしてビット線３０７と反転ビット線３０
６との組の中から１組を選択する。選択されたワード線
４２０に繋がり且つ選択されたビット線３０７及び反転
ビット線３０６に繋がるメモリセル４００に書き込まれ
ていた内容が書き込み手段４７０により強制的に書き換
えられる。読み出し時と同じ制御をしているため、セン
スアンプ４５０も動作するが、これは書き込みバッファ
の役目を果たす。次に、ロウアドレスＡ２１又はカラム
アドレスＡ２２が変化すると、プリチャージ信号発生手
段３１０はプリチャージ信号Ｓ２３を発生させ、その後
は、前記と同様の書き込み動作を続ける。

【００１７】

【発明が解決しようとする課題】ところが、前記従来の
半導体記憶装置においては、ビット線上の全ての容量を
センスアンプが駆動しなければならないので、センスア
ンプの動作が遅くなり消費電力も大きいという問題点が
ある。

【００１８】また、前記従来のパルス整形器において
は、入力パルスの波形が制限されるのでパルスを与える
側の負担が大きいという問題点がある。

【００１９】本発明は前記に鑑みなされたものであっ
て、第１の目的は消費電力を低減できる半導体記憶装置
を提供することにあり、第２の目的は入力パルスの波形
に関係なく規格化されたパルスを出力できるパルス整形
器を提供することにある。

【００２０】

【課題を解決するための手段】前記第１の目的を達成す
るため、具体的に請求項１の発明が講じた解決手段は、
書き込みデータが書き込まれ読み出しデータが読み出さ
れる半導体記憶装置を対象とし、メモリセルとセンスア
ンプとを接続するビット線上に介設され、当該メモリセ
ルとセンスアンプとの間の導通を制御する導通制御手段
を有するカラムセレクタと、前記読み出しデータが読み
出される場合に前記センスアンプが動作を開始するよう
に制御し、前記書き込みデータが書き込まれる場合に前
記センスアンプが動作しないように制御する第１の制御
手段と、前記センスアンプが動作を開始した際に前記カ
ラムセレクタの全ての導通制御手段を遮断状態にするよ
うに制御する第２の制御手段と、前記センスアンプが動
作を開始した際にロウアドレスデコーダが全てのワード
線を非能動状態にするように制御する第３の制御手段と
を備えている構成とするものである。

【００２１】また、前記第２の目的を達成するため、具
体的に請求項２の発明が講じた解決手段は、入力パルス
を入力し規格化された出力パルスを出力するパルス整形
器を対象とし、奇数個のインバータからなり前記入力パ
ルスを入力するインバータチェーンと、前記入力パルス
と前記インバータチェーンの出力信号とを入力する第１
のｎａｎｄゲートと、該第１のｎａｎｄゲートの出力信
号を入力する第２のｎａｎｄゲートと、前記インバータ
チェーンの出力信号を入力する第３のｎａｎｄゲートと
を備え、前記第２及び第３のｎａｎｄゲートはそれぞれ
互いの出力信号をさらに入力し、第２のｎａｎｄゲート
の出力信号を前記出力パルスとして出力する構成とする
ものである。

【００２２】

【作用】請求項１の発明の構成により、読み出し時に
は、第１の制御手段の制御によりセンスアンプが動作を
開始する。すると、第２の制御手段はカラムセレクタの
全ての導通制御手段を遮断状態にするように制御する。
これにより、ビット線がメモリセル側とセンスアンプ側
とに分断されるため、センスアンプが駆動するビット線
の容量が小さくなるのでセンスアンプの動作が速くなり
消費電力を低減することができる。また、第３の制御手
段はロウアドレスデコーダが全てのワード線を非能動状
態にするように制御する。これにより、メモリセル側の
ビット線の電位が振り切れないうちにメモリセルをビッ
ト線から切り離すことが可能であるため、消費電力をさ
らに低減することができる。一方、書き込み時には、第
１の制御手段はセンスアンプが動作しないように制御す
るため、消費電力をより一層低減することができる。

【００２３】また、請求項２の発明の構成により、第２
のｎａｎｄゲートと第３のｎａｎｄゲートとからラッチ
が構成される。ここで、例えば、入力パルスが立ち上が
ると、第１のｎａｎｄゲートの出力信号がＬｏｗとなり
前記ラッチをセットする。また、入力パルスの立ち上が
りはインバータチェーンにより遅延され、インバータチ
ェーンの出力信号がＬｏｗとなった時点で、この時点で
の入力パルスのＨｉｇｈ及びＬｏｗ状態に関係なく前記
ラッチはリセットされる。このようにして、インバータ
チェーンによる遅延時間に相当するパルス幅を持つパル
スを発生させることができる。

【００２４】

【実施例】以下、本発明の一実施例について図１〜図７
を参照しながら説明する。

【００２５】本発明の一実施例に係る半導体記憶装置と
してのＳＲＡＭの構成を図１に示す。図１において、６
は反転ビット線、７はビット線、１０は第３の制御手段
としてのプリチャージ信号発生手段、２０はロウアドレ
スデコーダ、３０はセンスアンプタイミング発生手段、
４０は第２の制御手段としてのカラムアドレスデコー
ダ、５０は第１の制御手段としてのセンスアンプ制御手
段、７０は書き込み制御手段であり、１００はメモリセ
ル、１１０はプリチャージ手段、１２０はワード線、１
４０はカラムセレクタ、１５０はセンスアンプ、１６０
は出力バッファ、１７０は書き込み手段である。また、
Ａ１１はロウアドレス、Ａ１２はカラムアドレス、Ｄ１
１は書き込みデータ、Ｄ１２は読み出しデータ、Ｓ１１
は書き込み許可信号、Ｓ１２はワード線駆動信号、Ｓ１
３はプリチャージ信号、Ｓ１４はセンス開始タイミング
信号、Ｓ１５はカラム選択信号、Ｓ１６はセンスアンプ
制御信号、Ｓ１７は書き込み制御信号である。

【００２６】カラムセレクタ１４０は、ビット線７、反
転ビット線６上において、プリチャージ手段１１０及び
センスアンプ１５０と、メモリセル１００との間に介設
されており、プリチャージ手段１１０及びセンスアンプ
１５０と、メモリセル１００との間の導通を制御する導
通制御手段１４１を有している。

【００２７】プリチャージ信号発生手段１０は、ロウア
ドレスＡ１１又はカラムアドレスＡ１２が変化したこと
を検出し、ロウアドレスデコーダ２０が全てのワード線
１２０を非能動状態にするようにワード線駆動信号Ｓ１
２の出力を停止し、プリチャージ信号Ｓ１３を発生さ
せ、全てのビット線７及び全ての反転ビット線６がプリ
チャージされるまで保持する。その後、ワード線駆動信
号Ｓ１２を出力し、プリチャージ信号Ｓ１３の出力を停
止してプリチャージを停止させる。また、センスアンプ
制御信号Ｓ１６が立ち上がると、ワード線駆動信号Ｓ１
２の出力を停止する。プリチャージ信号発生手段１０の
構成例を図２に示す。

【００２８】図２において、１４はアドレスＡ１１又は
Ａ１２の変化を検出するアドレス遷移検出器（ＡＴ
Ｄ）、１５はパルス整形器である。パルス整形器１５
は、３個のインバータからなり入力パルスを遅延させる
インバータチェーン１１と、入力パルスの立ち上がりを
検出する第１のｎａｎｄゲート１２と、第２のｎａｎｄ
ゲート１３ａと第３のｎａｎｄゲート１３ｂとからなる
ラッチ１３とにより構成されている。アドレス遷移検出
器１４の出力端子はインバータチェーン１１の初段のイ
ンバータの入力端子と第１のｎａｎｄゲート１２の一方
の入力端子とに接続され、インバータチェーン１１の最
終段のインバータの出力端子は第１のｎａｎｄゲート１
２の他方の入力端子と第３のｎａｎｄゲート１３ｂの一
方の入力端子とに接続され、第１のｎａｎｄゲート１２
の出力端子は第２のｎａｎｄゲート１３ａの一方の入力
端子に接続されている。さらに、第２のｎａｎｄゲート
１３ａの出力端子は第３のｎａｎｄゲート１３ｂの他方
の入力端子に接続され、同様に、第３のｎａｎｄゲート
１３ｂの出力端子は第２のｎａｎｄゲート１３ａの他方
の入力端子に接続されている。

【００２９】ここで、入力パルスが立ち上がると、第１
のｎａｎｄゲート１２の出力がＬｏｗとなりラッチ１３
をセットする。入力パルスの立ち上がりが遅延され、イ
ンバータチェーン１１の出力がＬｏｗとなる時点で、こ
の時点での入力パルスのＨｉｇｈ及びＬｏｗ状態に関わ
らずセット信号は解除されラッチ１３はリセットされ
る。このようにして、インバータチェーン１１の遅延時
間に相当するパルス幅を持つパルスがラッチ１３から出
力される。このパルスのパルス幅は入力パルスのパルス
幅には無関係にインバータチェーン１１の遅延時間にの
み依存するため、常に所定のパルス幅のパルスを発生さ
せることが可能になる。

【００３０】図２の例ではアドレスＡ１１又はＡ１２の
変化をアドレス遷移検出器１４により検出してプリチャ
ージ信号Ｓ１３を発生させているが、メモリ外部からの
クロック入力を用いてプリチャージ信号を発生させるも
のも同様の動作をする。

【００３１】クロックに従って動作させる場合には、前
述したようにそのクロックに同期させて動作させること
が要求される。このため、本実施例のパルス整形器を用
いれば、クロックのデューティに関係なく安定したパル
スを発生させることができるのでメモリの動作もより安
定したものになる。

【００３２】ロウアドレスデコーダ２０は、ワード線駆
動信号Ｓ１２が出力されているときにロウアドレスＡ１
１をデコードし、複数本のワード線１２０の中から１本
を選択して能動状態にする。ロウアドレスデコーダ２０
の構成例を図３に示す。図３に示すように、従来例のロ
ウアドレスデコーダと同じ構成である。

【００３３】センスアンプタイミング発生手段３０は、
ワード線１２０がアクティブハイになったことを検出し
てセンス開始タイミング信号Ｓ１４を出力する。センス
アンプタイミング発生手段３０の構成例を図３に示す。
図３に示すように、従来例のセンスアンプタイミング発
生手段と同じ構成である。

【００３４】カラムアドレスデコーダ４０は、プリチャ
ージ信号Ｓ１３が出力されているときにはカラムセレク
タ１４０の全ての導通制御手段１４１を導通状態にして
ビット線７及び反転ビット線６をプリチャージするよう
にする。プリチャージ終了後、カラムアドレスＡ１２を
デコードし、選択されているカラムに対応する導通制御
手段１４１を導通状態にする。そして、センスアンプ制
御信号Ｓ１６が出力されるとカラムセレクタ１４０の全
ての導通制御手段１４１を遮断状態にするように制御す
る。カラムアドレスデコーダ４０の構成例を図４に示
す。

【００３５】センスアンプ制御手段５０は、センスアン
プタイミング発生手段３０により、ビット線７と反転ビ
ット線６との電位差がセンスアンプ１５０が誤動作しな
いくらい十分に開くタイミングでセンスアンプ１５０を
動作状態にし、プリチャージが開始されるとセンスアン
プ１５０を非動作状態にする。また、書き込み許可信号
Ｓ１１が出力されているときにはセンスアンプ１５０を
非動作状態にする。センスアンプ制御手段５０の構成例
を図５に示す。

【００３６】書き込み制御手段７０は、書き込み許可信
号Ｓ１１により書き込みが許可されており、且つ、プリ
チャージ信号Ｓ１３が出力されていないときに、書き込
み手段１７０が書き込み動作をするように制御する。書
き込み制御手段７０の構成例を図６に示す。図６に示す
ように、従来例の書き込み制御手段と同じ構成である。

【００３７】以上のように構成された本実施例のＳＲＡ
Ｍの動作を図７に示すタイミングチャートに基づいて説
明する。

【００３８】まず、読み出し時の動作を説明する。図７
の第１の読み出しサイクルにおいて、ロウアドレスＡ１
１又はカラムアドレスＡ１２が変化すると、プリチャー
ジ信号発生手段１０はワード線駆動信号Ｓ１２の出力を
停止し、プリチャージ信号Ｓ１３を発生させ、全てのビ
ット線７及び全ての反転ビット線６がプリチャージされ
るまで保持する。その後、プリチャージ信号発生手段１
０はワード線駆動信号Ｓ１２を出力し、プリチャージ信
号Ｓ１３の出力を停止する。ロウアドレスデコーダ２０
はロウアドレスＡ１１をデコードして複数本のワード線
１２０の中から１本を選択する。カラムアドレスデコー
ダ４０はカラムアドレスＡ１２をデコードして１つのカ
ラムを選択する。選択されたワード線１２０に繋がるメ
モリセル１００から読み出しが開始され、ビット線７と
反転ビット線６との間に電位差が生じる。また、センス
アンプタイミング発生手段３０は、ワード線１２０が能
動状態に遷移した後、ビット線７と反転ビット線６との
電位差がセンスアンプ１５０が誤動作しないくらい十分
に開くタイミングで、センス開始タイミング信号Ｓ１４
を出力する。すると、センスアンプ制御手段５０はセン
スアンプ１５０を動作状態にする。センスアンプ１５０
が動作状態になると、カラムアドレスデコーダ４０はカ
ラムセレクタ１４０の全ての導通制御手段１４１を遮断
状態にし、プリチャージ信号発生手段１０はワード線駆
動信号Ｓ１２の出力を停止してロウアドレスデコーダ２
０が全てのワード線１２０を非能動状態にするように制
御する。次に、第２の読み出しサイクルにおいて、ロウ
アドレスＡ１１又はカラムアドレスＡ１２が変化する
と、プリチャージ信号発生手段１０はプリチャージ信号
Ｓ１３を発生させ、その後は、前記と同様の読み出し動
作を続ける。

【００３９】このように、センスアンプ１５０が動作状
態になると、カラムセレクタ１４０がビット線７及び反
転ビット線６をメモリセル１００側とセンスアンプ１５
０側とに分断するため、センスアンプ１５０が駆動する
ビット線の容量が小さくなるのでセンスアンプ１５０の
動作が速くなり消費電力を低減することができる。ま
た、カラムセレクタ１４０よりもメモリセル１００側の
ビット線の電位が振りきれないうちにカラムセレクタ１
４０の全ての導通制御手段１４１を遮断状態にし、ワー
ド線１２０を非能動状態にしてメモリセル１００をビッ
ト線から切り離すので消費電力をさらに低減することが
できる。

【００４０】次に、書き込み時の動作を説明する。図７
の書き込みサイクルにおいて、ロウアドレスＡ１１又は
カラムアドレスＡ１２が変化すると、プリチャージ信号
発生手段１０はプリチャージ信号Ｓ１３を発生させ、全
てのビット線７及び全ての反転ビット線６がプリチャー
ジされるまで保持する。その後、プリチャージ信号発生
手段１０はワード線駆動信号Ｓ１２を出力し、プリチャ
ージ信号Ｓ１３の出力を停止する。書き込み許可信号Ｓ
１１により書き込みが許可されているとき、プリチャー
ジ信号Ｓ１３の出力が停止されると、書き込み制御手段
７０は書き込み制御信号Ｓ１７を書き込み手段１７０に
送り書き込みを開始させる。ロウアドレスデコーダ２０
はロウアドレスＡ１１をデコードして複数本のワード線
１２０の中から１本を選択する。カラムアドレスデコー
ダ４０はカラムアドレスＡ１２をデコードしてビット線
７と反転ビット線６との組の中から１組を選択する。選
択されたワード線１２０に繋がり且つ選択されたビット
線７及び反転ビット線６に繋がるメモリセル１００に書
き込まれていた内容が書き込み手段１７０により強制的
に書き換えられる。次に、ロウアドレスＡ１１又はカラ
ムアドレスＡ１２が変化すると、プリチャージ信号発生
手段１０はプリチャージ信号Ｓ１３を発生させ、その後
は、前記と同様の書き込み動作を続ける。

【００４１】このような書き込み動作時において、セン
スアンプ制御手段５０はセンスアンプ１５０を非動作状
態に保持するため、消費電力をより一層低減することが
できる。

【００４２】

【発明の効果】以上説明したように、請求項１の発明に
係る半導体記憶装置によると、読み出し時に、センスア
ンプが動作を開始すると、カラムセレクタの全ての導通
制御手段を遮断状態とするように制御が行われビット線
がメモリセル側とセンスアンプ側とに分断されるため、
センスアンプが駆動するビット線の容量が小さくなるの
でセンスアンプの動作が速くなり消費電力を低減するこ
とができる。また、ロウアドレスデコーダが全てのワー
ド線を非能動状態にするように制御が行われるため、メ
モリセル側のビット線の電位が振り切れないうちにメモ
リセルをビット線から切り離すことが可能であるので消
費電力をさらに低減することができる。一方、書き込み
時には、センスアンプが動作しないように制御するた
め、消費電力をより一層低減することができる。

【００４３】また、請求項２の発明に係るパルス整形器
によると、インバータチェーンによる遅延時間に相当す
るパルス幅を持つパルスを発生させることができるた
め、入力パルスの波形に関係なく規格化されたパルスを
出力することができる。これにより、半導体記憶装置の
動作の安定化を図ることが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＳＲＡＭの構成を示す
回路図である。

【図２】前記実施例に係るＳＲＡＭのプリチャージ信号
発生手段の構成を示す回路図である。

【図３】前記実施例に係るＳＲＡＭのロウアドレスデコ
ーダ及びセンスアンプタイミング発生手段の構成を示す
回路図である。

【図４】前記実施例に係るＳＲＡＭのカラムアドレスデ
コーダの構成を示す回路図である。

【図５】前記実施例に係るＳＲＡＭのセンスアンプ制御
手段の構成を示す回路図である。

【図６】前記実施例に係るＳＲＡＭの書き込み制御手段
の構成を示す回路図である。

【図７】前記実施例に係るＳＲＡＭの動作を示すタイミ
ングチャートである。

【図８】従来のＳＲＡＭの構成を示す回路図である。

【図９】前記従来のＳＲＡＭのプリチャージ信号発生手
段の構成を示す回路図である。

【図１０】前記従来のＳＲＡＭのロウアドレスデコーダ
及びセンスアンプタイミング発生手段の構成を示す回路
図である。

【図１１】前記従来のＳＲＡＭのカラムアドレスデコー
ダの構成を示す回路図である。

【図１２】前記従来のＳＲＡＭのセンスアンプ制御手段
の構成を示す回路図である。

【図１３】前記従来のＳＲＡＭの書き込み制御手段の構
成を示す回路図である。

【図１４】前記従来のＳＲＡＭの動作を示すタイミング
チャートである。

【符号の説明】

６ 反転ビット線 ７ ビット線 １０ プリチャージ信号発生手段（第３の制御手段） １１ インバータチェーン １２ 第１のｎａｎｄゲート １３ ラッチ １３ａ 第２のｎａｎｄゲート １３ｂ 第３のｎａｎｄゲート １４ アドレス遷移検出器 １５ パルス整形器 ２０ ロウアドレスデコーダ ３０ センスアンプタイミング発生手段 ４０ カラムアドレスデコーダ（第２の制御手段） ５０ センスアンプ制御手段（第１の制御手段） ７０ 書き込み制御手段 １００ メモリセル １１０ プリチャージ手段 １２０ ワード線 １４０ カラムセレクタ １４１ 導通制御手段 １５０ センスアンプ １６０ 出力バッファ １７０ 書き込み手段 Ａ１１ ロウアドレス Ａ１２ カラムアドレス Ｄ１１ 書き込みデータ Ｄ１２ 読み出しデータ Ｓ１１ 書き込み許可信号 Ｓ１２ ワード線駆動信号 Ｓ１３ プリチャージ信号 Ｓ１４ センス開始タイミング信号 Ｓ１５ カラム選択信号 Ｓ１６ センスアンプ制御信号 Ｓ１７ 書き込み制御信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 書き込みデータが書き込まれ読み出しデ
   ータが読み出される半導体記憶装置であって、 メモリセルとセンスアンプとを接続するビット線上に介
   設され、当該メモリセルとセンスアンプとの間の導通を
   制御する導通制御手段を有するカラムセレクタと、 前記読み出しデータが読み出される場合に前記センスア
   ンプが動作を開始するように制御し、前記書き込みデー
   タが書き込まれる場合に前記センスアンプが動作しない
   ように制御する第１の制御手段と、 前記センスアンプが動作を開始した際に前記カラムセレ
   クタの全ての導通制御手段を遮断状態にするように制御
   する第２の制御手段と、 前記センスアンプが動作を開始した際にロウアドレスデ
   コーダが全てのワード線を非能動状態にするように制御
   する第３の制御手段とを備えていることを特徴とする半
   導体記憶装置。
2. 【請求項２】 入力パルスを入力し規格化された出力パ
   ルスを出力するパルス整形器であって、 奇数個のインバータからなり前記入力パルスを入力する
   インバータチェーンと、 前記入力パルスと前記インバータチェーンの出力信号と
   を入力する第１のｎａｎｄゲートと、 該第１のｎａｎｄゲートの出力信号を入力する第２のｎ
   ａｎｄゲートと、 前記インバータチェーンの出力信号を入力する第３のｎ
   ａｎｄゲートとを備え、 前記第２及び第３のｎａｎｄゲートはそれぞれ互いの出
   力信号をさらに入力し、第２のｎａｎｄゲートの出力信
   号を前記出力パルスとして出力するように構成されてい
   ることを特徴とするパルス整形器。