JPS63132369A - メモリ情報転送方式 - Google Patents
メモリ情報転送方式Info
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- JPS63132369A JPS63132369A JP61276859A JP27685986A JPS63132369A JP S63132369 A JPS63132369 A JP S63132369A JP 61276859 A JP61276859 A JP 61276859A JP 27685986 A JP27685986 A JP 27685986A JP S63132369 A JPS63132369 A JP S63132369A
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- 230000015654 memory Effects 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000000737 periodic effect Effects 0.000 claims description 2
- RXMRGBVLCSYIBO-UHFFFAOYSA-M tetramethylazanium;iodide Chemical compound [I-].C[N+](C)(C)C RXMRGBVLCSYIBO-UHFFFAOYSA-M 0.000 description 5
- 101000930348 Homo sapiens Protein dispatched homolog 2 Proteins 0.000 description 4
- 102100035637 Protein dispatched homolog 2 Human genes 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 101150018075 sel-2 gene Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、多ボートよりのアクセスを可能にするメモリ
情報転送方式に関するものである。
情報転送方式に関するものである。
（従来の技術）
この種のメモリ情報転送方式として、本出願と同一出願
人による特願昭５９−１６９９５３号に記載のものがあ
る。
人による特願昭５９−１６９９５３号に記載のものがあ
る。
上記記載の方式は、一定の記憶容量のバッファメモリを
必要数用意していて、各バッファメモリと、複数の各処
理装置のそれぞれのバスとを選択的に接続する方式であ
って、ある処理装置から他の処理装置に情報を転送する
場合に、転送すべき情報をバッファメモリに書込み、ス
イッチング制御により、前記書込まれたバッファメモリ
と転送先の処理装置のバスとを選択することにより、当
該情報が転送先の処理装置によって読取られるようにし
た方式である。
必要数用意していて、各バッファメモリと、複数の各処
理装置のそれぞれのバスとを選択的に接続する方式であ
って、ある処理装置から他の処理装置に情報を転送する
場合に、転送すべき情報をバッファメモリに書込み、ス
イッチング制御により、前記書込まれたバッファメモリ
と転送先の処理装置のバスとを選択することにより、当
該情報が転送先の処理装置によって読取られるようにし
た方式である。
（発明が解決しようとする問題点）
しかしながら上記の方式においては、個々のバッファメ
モリと各処理装置とをスイッチング制御するための特別
なメモリが必要となる。
モリと各処理装置とをスイッチング制御するための特別
なメモリが必要となる。
本発明の目的は、書込みと読出しとに関して、上記した
特別なメモリを必要とせずに、時分割によってアクセス
してメモリ情報を転送する一方式を提供することにある
。
特別なメモリを必要とせずに、時分割によってアクセス
してメモリ情報を転送する一方式を提供することにある
。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、複数の処理装置
に共用されるバッファメモリを備え、前記処理装置の各
々の指示により当該処理装置からの転送情報を前記バッ
ファメモリに書込み、書込んだことを転送先の処理装置
に通知し、前記転送先の処理装置の指示により前記転送
情報を読出すことによって情報を伝送する情報伝送方式
において、前記バッファメモリの前記書込みと読出しと
に関して周期的且つ所定長のアクセス期間を設定し、前
記処理装置の各々の書込み又は読出しの指示があったと
き前記アクセス期間の１つが選択されてアクセスされ、
該アクセスの実行中に当該処理装置の指示によるアクセ
ス中であ゛ることが各処理装置に対して表示されるよう
にしたものである。
に共用されるバッファメモリを備え、前記処理装置の各
々の指示により当該処理装置からの転送情報を前記バッ
ファメモリに書込み、書込んだことを転送先の処理装置
に通知し、前記転送先の処理装置の指示により前記転送
情報を読出すことによって情報を伝送する情報伝送方式
において、前記バッファメモリの前記書込みと読出しと
に関して周期的且つ所定長のアクセス期間を設定し、前
記処理装置の各々の書込み又は読出しの指示があったと
き前記アクセス期間の１つが選択されてアクセスされ、
該アクセスの実行中に当該処理装置の指示によるアクセ
ス中であ゛ることが各処理装置に対して表示されるよう
にしたものである。
（作用）
本発明によれば情報を転送しようとする処理装置がバッ
ファメモリに対して書込み指定すると所定長のアクセス
期間の１つが割当てられ。該アクセス期間において、当
該処理装置の指定により転送情報がバッファメモリに書
込まれる。そして該アクセス期間において当該処理装置
がアクセス中であることが表示される。転送先の処理装
置が、適時に、バッファメモリに対して読出し指定する
と、前記同様にアクセス期間の１つが割当てられ、当該
転送充完の転送情報が読出される。そして該アクセス期
間中において当該転送先の処理装置がアクセス中である
ことが表示される。
ファメモリに対して書込み指定すると所定長のアクセス
期間の１つが割当てられ。該アクセス期間において、当
該処理装置の指定により転送情報がバッファメモリに書
込まれる。そして該アクセス期間において当該処理装置
がアクセス中であることが表示される。転送先の処理装
置が、適時に、バッファメモリに対して読出し指定する
と、前記同様にアクセス期間の１つが割当てられ、当該
転送充完の転送情報が読出される。そして該アクセス期
間中において当該転送先の処理装置がアクセス中である
ことが表示される。
（実施例）
第１図は本発明の一実施例を示すメモリアクセスコント
ローラの回路図である。
ローラの回路図である。
同図において、各信号の名称に付した符号ＰＬ。
Ｐ２は情報を相互に転送する複数の各処理装置（図示せ
ず、以後これを装置と呼ぶ）のそれぞれのボートであり
、説明の都合上２個に限定して記載しである。ＰＭはペ
ージメモリ（バッファメモリ）で、各ボートＰＬ、Ｐ２
側からの書込み及び読出しの指定に基づいて情報の書込
みと読出しとを可能にしており、第２図に汎用の８にワ
ード×８ビットのメモリを使用して、ＮＯ，Ｏベージか
らＮＯ，３１ページの合計３２ページよりなり、各ペー
ジは２５６ワードよりなり、各アドレスは１６進数（Ｈ
）で示すとｏｏｏｏ〜Ｉ ＦＦＦよりなり、上位５ビツ
トはページＮＯ，下位８ビットはページ内アドレスとな
る場合を示したものである。前者はボートＰｉ、Ｐ２間
の相互の転送の際、ページメモリの指定に使用される。
ず、以後これを装置と呼ぶ）のそれぞれのボートであり
、説明の都合上２個に限定して記載しである。ＰＭはペ
ージメモリ（バッファメモリ）で、各ボートＰＬ、Ｐ２
側からの書込み及び読出しの指定に基づいて情報の書込
みと読出しとを可能にしており、第２図に汎用の８にワ
ード×８ビットのメモリを使用して、ＮＯ，Ｏベージか
らＮＯ，３１ページの合計３２ページよりなり、各ペー
ジは２５６ワードよりなり、各アドレスは１６進数（Ｈ
）で示すとｏｏｏｏ〜Ｉ ＦＦＦよりなり、上位５ビツ
トはページＮＯ，下位８ビットはページ内アドレスとな
る場合を示したものである。前者はボートＰｉ、Ｐ２間
の相互の転送の際、ページメモリの指定に使用される。
ＴＭＬ 、７Ｍ２はアクセスタイミング設定部で、第３
図〜第８図の各タイミングチャートに示す一定時間毎の
各タイミングＢ、Ｃ，Ｅ・・・・・・において、図示し
ないタイミング発生装置から端子Ｃにパルス信号を受け
、そのとき端子りがハイ（“Ｈ“）レベルであると、出
力Ｑから“Ｈ′のそれぞれのアクセスタイミング信号Ｔ
ＭＡＩ 、７ＭＡ２を出力する。ＡＬＬ 、ＡＬ２はア
クセス要求ラッチ部で、アクセス要求ラッチ部ＡＬＬは
ＯＲゲートＯＲ１を介して、各′Ｈ”のＰ１ライト信号
（ボートＰｌからの書込み指示信号）Ｗｌ、あるいはＰ
１リード信号（ボートＰ１からの読出し指示信号）Ｒ１
を端子Ｃに受けると、これをラッチして出力Ｑを“Ｈ“
にする。アクセス要求ラッチ部ＡＬ２は、同様にＯＲゲ
ートＯＲ２を介して各“Ｈ”のＰ２ライト信号Ｗ２、あ
るいはＰ２リード信号Ｒ２を受けると、その出力Ｑを“
Ｈ２レベルにする。ＳＥＬはアクセスボート選定部で、
各アクセス要求ラッチ部ＡＬＬまたはＡＬ２の出力Ｑの
レベルに応じ、且つ所定の選定基準に基づいて、アクセ
スタイミング設定部ＴＭＩ 、７Ｍ２における端子Ｃの
パルス信号に先立って、出力Ａ１またはＡ２の一方を“
Ｈ＃にし、モしてつぎのパルス信号に先立って、当該“
Ｈ″となっている出力Ａ１またはＡ２をロー（Ｌ’）レ
ベルにする。アクセス要求ラッチ部ＡＬＩ、ＡＬ２はそ
れぞれアクセスタイミング設定部ＴＭＩ 、７Ｍ２の出
力Ｑが“Ｈ“となるとその立上り信号をリセット端子Ｒ
に受けてリセットされる。ＯＲデートＯＲ３は、アクセ
ス要求ラッチ部ＡＬＬの出力Ｑまたはアク設定部ＴＭＩ
の出力Ｑが“Ｈ”のとき、ボートＰ１がアクセス中であ
るとして、Ｈ“のＰｌアクセス中中表倍信号ＩＳＰＩを
出力して、別途各装置に対してその旨を表示する。同様
に、ＯＲゲ−１ＯＲ４は、アクセス要求ラッチ部ＡＬ２
の出力Ｑまたはアクセスタイミング設定部ＴＭ２の出力
ＱがＨ”のとき１Ｈ″′のＰ２アクセス中表示信号ＤＩ
ＳＰ２を出力する。トライステートのバッファＧＡＩは
、アクセスタイミング設定ＴＭＩの出力Ｑが“Ｈ′のと
き、Ｐ１アドレス信号ＡＤＩをページメモリＰＭのアド
レス信号ＡＤＨとして与える。同様にバッファＧＡ２は
、アクセスタイミング設定部ＴＭ２の出力ＱがＨ１のと
き、Ｐ２アドレス信号ＡＤ２をアドレス信号ＡＤＨとし
て与える。ＡＮＤゲートＡＮＤｌは、Ｐｉミライト号Ｗ
１が“Ｈ”であり、且つアクセスタイミグ設定部ＴＭＩ
の出力Ｑが“Ｈ”のとき”Ｈ″となって、このときバッ
ファＧＤＷ４を介してＰＬデータバス信号ＤＡＴＡＩを
ページメモリＰＭにデータバス信号ＤＡＴＡＭとして出
力せしめるとともに、ＯＲゲートＯＲ５を介してページ
メモリＰＭにライト信号ＷＭを与えて、このときのデー
タバス信号ＤＡＴＡＭをアドレスＡＤ１４のワードとし
て書込む。同様にＡＮＤゲートＡＮＤ２は、Ｐ２ライト
信号Ｗ２が“Ｈ”であり、且つアクセスタイミング設定
部ＴＭ２の出力Ｑが“Ｈ”のとき、“Ｈ”となって、バ
ッファＧＤＷ２を介してＰ２データバス信号ＤＡＴＡ２
をデータバス信号ＤＡＴＡＭとして出力せしめるととも
に、ＯＲアゲ−ＯＲ５を介してライト信号ＷＭを与えて
、このときのデータバス信号ＤＡＴＡＭをアドレスＡＤ
Ｈのワードとして書込む。
図〜第８図の各タイミングチャートに示す一定時間毎の
各タイミングＢ、Ｃ，Ｅ・・・・・・において、図示し
ないタイミング発生装置から端子Ｃにパルス信号を受け
、そのとき端子りがハイ（“Ｈ“）レベルであると、出
力Ｑから“Ｈ′のそれぞれのアクセスタイミング信号Ｔ
ＭＡＩ 、７ＭＡ２を出力する。ＡＬＬ 、ＡＬ２はア
クセス要求ラッチ部で、アクセス要求ラッチ部ＡＬＬは
ＯＲゲートＯＲ１を介して、各′Ｈ”のＰ１ライト信号
（ボートＰｌからの書込み指示信号）Ｗｌ、あるいはＰ
１リード信号（ボートＰ１からの読出し指示信号）Ｒ１
を端子Ｃに受けると、これをラッチして出力Ｑを“Ｈ“
にする。アクセス要求ラッチ部ＡＬ２は、同様にＯＲゲ
ートＯＲ２を介して各“Ｈ”のＰ２ライト信号Ｗ２、あ
るいはＰ２リード信号Ｒ２を受けると、その出力Ｑを“
Ｈ２レベルにする。ＳＥＬはアクセスボート選定部で、
各アクセス要求ラッチ部ＡＬＬまたはＡＬ２の出力Ｑの
レベルに応じ、且つ所定の選定基準に基づいて、アクセ
スタイミング設定部ＴＭＩ 、７Ｍ２における端子Ｃの
パルス信号に先立って、出力Ａ１またはＡ２の一方を“
Ｈ＃にし、モしてつぎのパルス信号に先立って、当該“
Ｈ″となっている出力Ａ１またはＡ２をロー（Ｌ’）レ
ベルにする。アクセス要求ラッチ部ＡＬＩ、ＡＬ２はそ
れぞれアクセスタイミング設定部ＴＭＩ 、７Ｍ２の出
力Ｑが“Ｈ“となるとその立上り信号をリセット端子Ｒ
に受けてリセットされる。ＯＲデートＯＲ３は、アクセ
ス要求ラッチ部ＡＬＬの出力Ｑまたはアク設定部ＴＭＩ
の出力Ｑが“Ｈ”のとき、ボートＰ１がアクセス中であ
るとして、Ｈ“のＰｌアクセス中中表倍信号ＩＳＰＩを
出力して、別途各装置に対してその旨を表示する。同様
に、ＯＲゲ−１ＯＲ４は、アクセス要求ラッチ部ＡＬ２
の出力Ｑまたはアクセスタイミング設定部ＴＭ２の出力
ＱがＨ”のとき１Ｈ″′のＰ２アクセス中表示信号ＤＩ
ＳＰ２を出力する。トライステートのバッファＧＡＩは
、アクセスタイミング設定ＴＭＩの出力Ｑが“Ｈ′のと
き、Ｐ１アドレス信号ＡＤＩをページメモリＰＭのアド
レス信号ＡＤＨとして与える。同様にバッファＧＡ２は
、アクセスタイミング設定部ＴＭ２の出力ＱがＨ１のと
き、Ｐ２アドレス信号ＡＤ２をアドレス信号ＡＤＨとし
て与える。ＡＮＤゲートＡＮＤｌは、Ｐｉミライト号Ｗ
１が“Ｈ”であり、且つアクセスタイミグ設定部ＴＭＩ
の出力Ｑが“Ｈ”のとき”Ｈ″となって、このときバッ
ファＧＤＷ４を介してＰＬデータバス信号ＤＡＴＡＩを
ページメモリＰＭにデータバス信号ＤＡＴＡＭとして出
力せしめるとともに、ＯＲゲートＯＲ５を介してページ
メモリＰＭにライト信号ＷＭを与えて、このときのデー
タバス信号ＤＡＴＡＭをアドレスＡＤ１４のワードとし
て書込む。同様にＡＮＤゲートＡＮＤ２は、Ｐ２ライト
信号Ｗ２が“Ｈ”であり、且つアクセスタイミング設定
部ＴＭ２の出力Ｑが“Ｈ”のとき、“Ｈ”となって、バ
ッファＧＤＷ２を介してＰ２データバス信号ＤＡＴＡ２
をデータバス信号ＤＡＴＡＭとして出力せしめるととも
に、ＯＲアゲ−ＯＲ５を介してライト信号ＷＭを与えて
、このときのデータバス信号ＤＡＴＡＭをアドレスＡＤ
Ｈのワードとして書込む。
ＡＮＤゲートＡＮＤ３は、Ｐ１リード信号Ｒ１がＨ”で
あり、且つアクセスタイミング設定部ＴＭＩの出力Ｑが
“Ｈ”のとき、”Ｈ”となって、ＯＲゲートＯＲθを介
してページメモリＰＭにアウトプットイネーブル信号Ｒ
Ｍを与える。このとき、前記書込み時と同様にバッファ
ＧＡＩを介してＰ１アドレス信号ＡＤＩをアドレス信号
ＡＤＨとして与えて、アドレスＡＤＨのワードが読出さ
れる。ＡＮＤゲートＡＮＤ４は、同様に、Ｐ２リード信
号Ｐ２がＨ゛であり、アクセスタイミング設定部ＴＭ２
の出力Ｑが“Ｈ”のとき“Ｈ”となって、アウトプット
イネーブル信号ＲＭを与えて、Ｐ２アドレス信号ＡＤ２
をアドレス信号ＡＤＨとしたワードが読出される。ＤＬ
Ｉ、ＤＬ２は読出しのデークラッチ部で、各入力端子Ｄ
ＩＨに、前記読出されたデータバス信号ＤＡＴＡＭを順
次受けて、それぞれＡＮＤゲートＡＮＤ３．ＡＮＤ４が
“Ｌ”となるとインバータＩＮＩ、ＩＮ２を介してラッ
チ信号を受け、各出力端子Ｄ ＯＵＴから該データバス
信号ＤＡＴＡＭを出力する。バッファＧＤＲＩ、ＧＤＲ
２は、それぞれＰ１リード信号Ｒ１，Ｐ２リード信号Ｒ
２が“Ｈ″のとき、各データラッチ部ＤＬＩ、ＤＬ２の
出力端子Ｄ ＯＵＴのデータをＰＩデータバス信号ＤＡ
ＴＡＩ、Ｐ２データバス信号ＤＡＴＡ２として与える。
あり、且つアクセスタイミング設定部ＴＭＩの出力Ｑが
“Ｈ”のとき、”Ｈ”となって、ＯＲゲートＯＲθを介
してページメモリＰＭにアウトプットイネーブル信号Ｒ
Ｍを与える。このとき、前記書込み時と同様にバッファ
ＧＡＩを介してＰ１アドレス信号ＡＤＩをアドレス信号
ＡＤＨとして与えて、アドレスＡＤＨのワードが読出さ
れる。ＡＮＤゲートＡＮＤ４は、同様に、Ｐ２リード信
号Ｐ２がＨ゛であり、アクセスタイミング設定部ＴＭ２
の出力Ｑが“Ｈ”のとき“Ｈ”となって、アウトプット
イネーブル信号ＲＭを与えて、Ｐ２アドレス信号ＡＤ２
をアドレス信号ＡＤＨとしたワードが読出される。ＤＬ
Ｉ、ＤＬ２は読出しのデークラッチ部で、各入力端子Ｄ
ＩＨに、前記読出されたデータバス信号ＤＡＴＡＭを順
次受けて、それぞれＡＮＤゲートＡＮＤ３．ＡＮＤ４が
“Ｌ”となるとインバータＩＮＩ、ＩＮ２を介してラッ
チ信号を受け、各出力端子Ｄ ＯＵＴから該データバス
信号ＤＡＴＡＭを出力する。バッファＧＤＲＩ、ＧＤＲ
２は、それぞれＰ１リード信号Ｒ１，Ｐ２リード信号Ｒ
２が“Ｈ″のとき、各データラッチ部ＤＬＩ、ＤＬ２の
出力端子Ｄ ＯＵＴのデータをＰＩデータバス信号ＤＡ
ＴＡＩ、Ｐ２データバス信号ＤＡＴＡ２として与える。
つぎに、第１図の構成による動作を説明する。
第３図はボートＰ１の装置からページメモリに情報を転
送する際のタイミングチャートである。
送する際のタイミングチャートである。
まず、同図の時点Ａにおいて、”Ｈ’ レベルのｐｔラ
イト信号Ｗ１が発生されると、アクセス要求ラッチ部Ａ
ＬＬの出力Ｑは“Ｈ“となり、Ｐ１アクセス中表示信号
ＤＩＳＰＩが“Ｈ″となり、アクセス中であることが表
示される。アクセスボート設定部ＳＥＬは、アクセス要
求ラッチ部Ｌ１の出力Ｑが“Ｈ“となったことにより、
出力ＡＩが“Ｈ“となり、アクセスタイミング設定部Ｔ
Ｍ１は、端子りが“Ｈ″となって、引続くタイミングＢ
において、端子Ｃにパルス信号を受けて、その出力Ｑの
アクセスタイミング信号ＴＭＡＩが“Ｈ＃となる。よっ
てページメモリＰＭは、そのライト信号ＷＭが“Ｈ“と
なる。そして、当該アドレス指定として、ページメモリ
ナンバを含むＰＬアドレス信号ＡＤＩをアドレス信号Ａ
ＤＨとなして与えられ、当該転送データとして、ＰＬデ
ータバス信号ＤＡＴＡＩがデータバス信号ＤＡＴＡＭと
して与えられる。所定のアクセス期間（夕イミノジＢ、
Ｃの期間）が経過するとアクセスタイミング信号ＴＭＡ
Ｉは“Ｌ”レベルとなり、情報の書込みが終了する。該
終了したことを時点ＣでＤＩＳＰＩが“Ｌ′″になるこ
とにより、ボートＰ１の装置は確認し、時点りにおいて
ＰＩライト信号Ｗ１を“Ｌ″とする。
イト信号Ｗ１が発生されると、アクセス要求ラッチ部Ａ
ＬＬの出力Ｑは“Ｈ“となり、Ｐ１アクセス中表示信号
ＤＩＳＰＩが“Ｈ″となり、アクセス中であることが表
示される。アクセスボート設定部ＳＥＬは、アクセス要
求ラッチ部Ｌ１の出力Ｑが“Ｈ“となったことにより、
出力ＡＩが“Ｈ“となり、アクセスタイミング設定部Ｔ
Ｍ１は、端子りが“Ｈ″となって、引続くタイミングＢ
において、端子Ｃにパルス信号を受けて、その出力Ｑの
アクセスタイミング信号ＴＭＡＩが“Ｈ＃となる。よっ
てページメモリＰＭは、そのライト信号ＷＭが“Ｈ“と
なる。そして、当該アドレス指定として、ページメモリ
ナンバを含むＰＬアドレス信号ＡＤＩをアドレス信号Ａ
ＤＨとなして与えられ、当該転送データとして、ＰＬデ
ータバス信号ＤＡＴＡＩがデータバス信号ＤＡＴＡＭと
して与えられる。所定のアクセス期間（夕イミノジＢ、
Ｃの期間）が経過するとアクセスタイミング信号ＴＭＡ
Ｉは“Ｌ”レベルとなり、情報の書込みが終了する。該
終了したことを時点ＣでＤＩＳＰＩが“Ｌ′″になるこ
とにより、ボートＰ１の装置は確認し、時点りにおいて
ＰＩライト信号Ｗ１を“Ｌ″とする。
第４図はボートＰ２の装置が、ページメモリＰＭに書込
まれた情報を読出す際のタイミングチャートである。ま
ず同図の時点Ａにおいて“Ｈ”のＰ２リード信号Ｒ２が
発生されると、アクセス要求ラッチ部ＡＬ２の出力Ｑは
“Ｈ”となり、Ｐ２アクセス中表示信号ＤＩＳＰ２が“
Ｈｏとなって、ボートＰ２の装置がアクセス中であるこ
とが表示される。アクセスボート選定部ＳＥＬの出力Ａ
２が”Ｈ”となり、アクセスタイミング設定部ＴＭ２は
、タイミングＢにおいて、その出力Ｑのアクセスタイミ
ング信号ＴＭＡ２が“Ｈｏとなる。
まれた情報を読出す際のタイミングチャートである。ま
ず同図の時点Ａにおいて“Ｈ”のＰ２リード信号Ｒ２が
発生されると、アクセス要求ラッチ部ＡＬ２の出力Ｑは
“Ｈ”となり、Ｐ２アクセス中表示信号ＤＩＳＰ２が“
Ｈｏとなって、ボートＰ２の装置がアクセス中であるこ
とが表示される。アクセスボート選定部ＳＥＬの出力Ａ
２が”Ｈ”となり、アクセスタイミング設定部ＴＭ２は
、タイミングＢにおいて、その出力Ｑのアクセスタイミ
ング信号ＴＭＡ２が“Ｈｏとなる。
よってページメモリＰＭは、そのライト信号ＷＭが“Ｈ
ｏとなる。そして、当該アドレス指定として、Ｐ２アド
レス信号ＡＤＺをアドレス信号ＡＤＨとなして与えられ
る。Ｐ２アドレス信号ＡＤ２によって読出されたデータ
バス信号ＤＡＴＡＭは、読出しデータラッチ部ＤＬ２に
与えられる。時点Ｃとなると、アクセスタイミング信号
ＴＭＡ２が“Ｌ”となり、読出しが終了し、Ｐ２アクセ
ス中表示信号ＤＩＳＰ２は“Ｌ”レベルとなる。そして
同時に読出しデータラッチ部ＤＬ２に、前記読出された
データバス信号ＤＡＴＡＭがラッチされて、Ｐ２データ
バス信号ＤＡＴＡ２とし送出される。前記ＤＩＳＰ２が
“Ｌ″となったことは、Ｐ２データバス信号ＤＡＴＡＺ
上に有効な読出しデータが送出されていることをも示す
。この送出データをボー）Ｐ２の装置が読み取ると、時
点りにおいてＰ２リード信号Ｒ２を“Ｌ“とじて情報の
読取りが終了する。
ｏとなる。そして、当該アドレス指定として、Ｐ２アド
レス信号ＡＤＺをアドレス信号ＡＤＨとなして与えられ
る。Ｐ２アドレス信号ＡＤ２によって読出されたデータ
バス信号ＤＡＴＡＭは、読出しデータラッチ部ＤＬ２に
与えられる。時点Ｃとなると、アクセスタイミング信号
ＴＭＡ２が“Ｌ”となり、読出しが終了し、Ｐ２アクセ
ス中表示信号ＤＩＳＰ２は“Ｌ”レベルとなる。そして
同時に読出しデータラッチ部ＤＬ２に、前記読出された
データバス信号ＤＡＴＡＭがラッチされて、Ｐ２データ
バス信号ＤＡＴＡ２とし送出される。前記ＤＩＳＰ２が
“Ｌ″となったことは、Ｐ２データバス信号ＤＡＴＡＺ
上に有効な読出しデータが送出されていることをも示す
。この送出データをボー）Ｐ２の装置が読み取ると、時
点りにおいてＰ２リード信号Ｒ２を“Ｌ“とじて情報の
読取りが終了する。
第５図は、先行のアクセス指示を優先する場合の書込み
のタイミングチャートで、ページメモリＰＭ側の各信号
の記載は省略している。同図の時点Ａにおいて、Ｐ１ラ
イト信号Ｗ１が“Ｈｏとなり、引続き、アクセスタイミ
ング設定部ＴＭＩ 。
のタイミングチャートで、ページメモリＰＭ側の各信号
の記載は省略している。同図の時点Ａにおいて、Ｐ１ラ
イト信号Ｗ１が“Ｈｏとなり、引続き、アクセスタイミ
ング設定部ＴＭＩ 。
ＴＭ２の端子Ｃにパルス信号が発生する手前において、
Ｐ２ライト信号Ｗ２が“Ｈ“となった場合には、各アク
セス要求ラッチ部ＡＬＬ、ＡＬ２にはそれぞれ、時点Ａ
、Ａ−でその出力Ｑが“Ｈｏとなり、Ｐ１アクセス中表
示信号ＤＩＳＰＩ。
Ｐ２ライト信号Ｗ２が“Ｈ“となった場合には、各アク
セス要求ラッチ部ＡＬＬ、ＡＬ２にはそれぞれ、時点Ａ
、Ａ−でその出力Ｑが“Ｈｏとなり、Ｐ１アクセス中表
示信号ＤＩＳＰＩ。
Ｐ２アクセス中表示信号ＤＩＳＰ２がＨ”となる。アク
セスボート設定部ＳＥＬは、この場合、Ｐ１ライト信号
ＷｌがＰ２ライト信号Ｗ２よりも先行して発生したこと
を受けて、時点Ｂの手前において、出力ＡＩ側を“Ｈｏ
にしてアクセスタイミング設定部ＴＭ１からアクセスタ
イミング信号ＴＭＡＩが発生する。そして時点Ｃの手前
において、出力Ａ２側を“Ｈ”にしてアクセスタイミン
グ設定部ＴＭ２からアクセスタイミング信号ＴＭＡ２が
発生する。以後は第３図におけると同様に、アクセスタ
イミングＴＭＡＩの期間において、Ｐ１データバス信号
ＤＡＴＡＩが書込まれ、そしてアクセスタイミングＴＭ
Ａ２の期間にＤ Ａ Ｔ Ａｌ４が書込まれ、時点り、
Ｄ″においてそれぞれ終了する。
セスボート設定部ＳＥＬは、この場合、Ｐ１ライト信号
ＷｌがＰ２ライト信号Ｗ２よりも先行して発生したこと
を受けて、時点Ｂの手前において、出力ＡＩ側を“Ｈｏ
にしてアクセスタイミング設定部ＴＭ１からアクセスタ
イミング信号ＴＭＡＩが発生する。そして時点Ｃの手前
において、出力Ａ２側を“Ｈ”にしてアクセスタイミン
グ設定部ＴＭ２からアクセスタイミング信号ＴＭＡ２が
発生する。以後は第３図におけると同様に、アクセスタ
イミングＴＭＡＩの期間において、Ｐ１データバス信号
ＤＡＴＡＩが書込まれ、そしてアクセスタイミングＴＭ
Ａ２の期間にＤ Ａ Ｔ Ａｌ４が書込まれ、時点り、
Ｄ″においてそれぞれ終了する。
第６図は先行のアクセス指示を優先する場合の読出しの
タイミングチャートで、この場合Ｐ２リード信号Ｒ２が
Ｐ１リード信号Ｒ１よりも先行しているので、アクセス
タイミングＴＭＡ２において、Ｐ２アドレス信号ＡＤ２
によってページメモリＰＭのデータバス信号ＤＡＴＡＭ
が読出され、引続くアクセスタイミングＴＭＡＩにおい
て、Ｐ１アドレス信号ＡＤＩによってデータバス信号Ｄ
ＡＴＡＭが読出される。以後は第４図によると同様に、
それぞ、れのデータバス信号ＤＡＴＡＭがＰ２データバ
ス信号ＤＡＴＡ２．ＰＬデータバス信号ＤＡＴＡＬとし
て送出される。
タイミングチャートで、この場合Ｐ２リード信号Ｒ２が
Ｐ１リード信号Ｒ１よりも先行しているので、アクセス
タイミングＴＭＡ２において、Ｐ２アドレス信号ＡＤ２
によってページメモリＰＭのデータバス信号ＤＡＴＡＭ
が読出され、引続くアクセスタイミングＴＭＡＩにおい
て、Ｐ１アドレス信号ＡＤＩによってデータバス信号Ｄ
ＡＴＡＭが読出される。以後は第４図によると同様に、
それぞ、れのデータバス信号ＤＡＴＡＭがＰ２データバ
ス信号ＤＡＴＡ２．ＰＬデータバス信号ＤＡＴＡＬとし
て送出される。
第７図はボートＰ１をボートＰ２より優先する場合の書
込みのタイミングチャートで、時点Ｂの手前において、
Ｐ２ライト信号Ｗ２が発生し、引続きＰ１ライト信号Ｗ
１が発生しているが、アクセスボート設定部ＳＥＬは、
時点Ｂの手前において、この場合Ｐ１ライト信号Ｗ１が
発生していることを優先して、出力Ａ１を“Ｈ”となし
て、アクセスタイミング信号ＴＭＡＩが“Ｈ“となる。
込みのタイミングチャートで、時点Ｂの手前において、
Ｐ２ライト信号Ｗ２が発生し、引続きＰ１ライト信号Ｗ
１が発生しているが、アクセスボート設定部ＳＥＬは、
時点Ｂの手前において、この場合Ｐ１ライト信号Ｗ１が
発生していることを優先して、出力Ａ１を“Ｈ”となし
て、アクセスタイミング信号ＴＭＡＩが“Ｈ“となる。
そしてアクセスボート設定部ＳＥＬは、時点Ｃの手前に
おいて出力Ａ２をＨ“となして、アクセスタイミング信
号ＴＭＡ２が“Ｈ＃となる。以後は第３図におけると同
様に各書込みが行なわれる。
おいて出力Ａ２をＨ“となして、アクセスタイミング信
号ＴＭＡ２が“Ｈ＃となる。以後は第３図におけると同
様に各書込みが行なわれる。
第８図はボートＰＬをボートＰ２より優先する場合の読
出しのタイミングチャートで、この場合は時点Ｂの手前
において、Ｐ２リード信号Ｒ１が発生し、時点Ｂの後に
Ｐ１リード信号Ｒ１が発生しているので、ボートＰＬが
先行されることなく、時点Ｂにおいてアクセスタイミン
グ信号ＴＭＡ２が発生して第４図におけると同様にボー
トＰ２による読出しがなされ、そして時点Ｃにおいてア
クセスタイミング信号ＴＭＡ１が発生してボートＰ１に
よる読出しがなされる。
出しのタイミングチャートで、この場合は時点Ｂの手前
において、Ｐ２リード信号Ｒ１が発生し、時点Ｂの後に
Ｐ１リード信号Ｒ１が発生しているので、ボートＰＬが
先行されることなく、時点Ｂにおいてアクセスタイミン
グ信号ＴＭＡ２が発生して第４図におけると同様にボー
トＰ２による読出しがなされ、そして時点Ｃにおいてア
クセスタイミング信号ＴＭＡ１が発生してボートＰ１に
よる読出しがなされる。
（発明の効果）
以上説明したように、本発明によれば、特別なメモリを
必要とせずに、汎用のメモリを用いて情報の転送が可能
となる。そしてバッファメモリと各処理装置のバスとの
間は空間的な切換えを行なわないために、その切換え制
御部が不要であり、複数の処理装置から同時にアクセス
することができる。
必要とせずに、汎用のメモリを用いて情報の転送が可能
となる。そしてバッファメモリと各処理装置のバスとの
間は空間的な切換えを行なわないために、その切換え制
御部が不要であり、複数の処理装置から同時にアクセス
することができる。
第１図は本発明の一実施゛例を示すメモリアクセスコン
トローラの回路図、第２図はページメモリの構成図、第
３図は第１図の回路による書込みのタイミングチャート
、第４図はその読出しのタイミングチャート、第５図は
先行アクセス指示を優先する場合の書込みのタイミング
チャート、第６図はその読出しのタイミングチャート、
第７図はボートＰ１を優先する場合の書込みのタイミン
グチャート、第８図はポートＰｌ優先であるが例外とな
る場合の読取りのタイミングチャートである。 ＰＭ・・・ページメモリ（バッファメモリ）ＳＥＬ・・
・アクセスボート選定部 ＴＭＩ、ＴＭ２・・・アクセスタイミング設定部Ｗｌ・
・・Ｐ１ライト信号 Ｗ２・・・Ｐ２ライト信号 Ｒ１・・・Ｐ１リード信号 Ｒ２・・・Ｐ２リード信号
トローラの回路図、第２図はページメモリの構成図、第
３図は第１図の回路による書込みのタイミングチャート
、第４図はその読出しのタイミングチャート、第５図は
先行アクセス指示を優先する場合の書込みのタイミング
チャート、第６図はその読出しのタイミングチャート、
第７図はボートＰ１を優先する場合の書込みのタイミン
グチャート、第８図はポートＰｌ優先であるが例外とな
る場合の読取りのタイミングチャートである。 ＰＭ・・・ページメモリ（バッファメモリ）ＳＥＬ・・
・アクセスボート選定部 ＴＭＩ、ＴＭ２・・・アクセスタイミング設定部Ｗｌ・
・・Ｐ１ライト信号 Ｗ２・・・Ｐ２ライト信号 Ｒ１・・・Ｐ１リード信号 Ｒ２・・・Ｐ２リード信号
Claims (1)
- 【特許請求の範囲】 複数の処理装置に共用されるバッファメモリを備え、前
記処理装置の各々の指示により当該処理装置からの転送
情報を前記バッファメモリに書込み、書込んだことを転
送先の処理装置に通知し、前記転送先の処理装置の指示
により前記転送情報を読出すことによって情報を伝送す
る情報伝送方式において、 前記バッファメモリの前記書込みと読出しとに関して周
期的且つ所定長のアクセス期間を設定し、前記処理装置
の各々の書込み又は読出しの指示があったとき前記アク
セス期間の１つが選択されてアクセスされ、該アクセス
の実行中に当該処理装置の指示によるアクセス中である
ことが各処理装置に対して表示されることを特徴とする メモリ情報転送方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276859A JPS63132369A (ja) | 1986-11-21 | 1986-11-21 | メモリ情報転送方式 |
| DE3751693T DE3751693T2 (de) | 1986-11-21 | 1987-11-19 | Speicherzugriffsteuerung |
| EP87310226A EP0269370B1 (en) | 1986-11-21 | 1987-11-19 | Memory access controller |
| KR1019870013041A KR920003174B1 (ko) | 1986-11-21 | 1987-11-19 | 메모리 액세스 콘트롤러 |
| CA000552321A CA1296808C (en) | 1986-11-21 | 1987-11-20 | Memory access controller |
| AU81445/87A AU598870B2 (en) | 1986-11-21 | 1987-11-20 | Memory access controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276859A JPS63132369A (ja) | 1986-11-21 | 1986-11-21 | メモリ情報転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63132369A true JPS63132369A (ja) | 1988-06-04 |
Family
ID=17575404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276859A Pending JPS63132369A (ja) | 1986-11-21 | 1986-11-21 | メモリ情報転送方式 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0269370B1 (ja) |
| JP (1) | JPS63132369A (ja) |
| KR (1) | KR920003174B1 (ja) |
| AU (1) | AU598870B2 (ja) |
| CA (1) | CA1296808C (ja) |
| DE (1) | DE3751693T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0283885A (ja) * | 1988-09-20 | 1990-03-23 | Rohm Co Ltd | メモリアクセス回路 |
| US7657711B2 (en) | 2003-09-08 | 2010-02-02 | Sony Corporation | Dynamic memory bandwidth allocation |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140860A (ja) * | 1988-11-22 | 1990-05-30 | Fujitsu Ltd | 中央処理装置間通信命令制御方式 |
| KR101351846B1 (ko) * | 2012-10-10 | 2014-01-16 | 한국화학연구원 | 올리고에틸렌글라이콜을 곁사슬로 갖는 폴리카보네이트계 가소제를 함유하는 ｓｅｍｉ―ＩＰＮ 타입의 고체 고분자 전해질 조성물 |
| JP2019057344A (ja) * | 2017-09-20 | 2019-04-11 | 東芝メモリ株式会社 | メモリシステム |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208862A (ja) * | 1982-05-31 | 1983-12-05 | Toshiba Corp | 共有メモリ制御方式 |
| JPS6091473A (ja) * | 1983-10-25 | 1985-05-22 | Oki Electric Ind Co Ltd | メモリマルチアクセス方式 |
| JPS60245063A (ja) * | 1984-05-21 | 1985-12-04 | Fujitsu Ltd | 共用メモリアクセス方式 |
| JPS6128155A (ja) * | 1984-07-19 | 1986-02-07 | Nec Corp | 共有メモリに対する多重アクセス方式 |
| JPS61114362A (ja) * | 1984-11-09 | 1986-06-02 | Oki Electric Ind Co Ltd | 共有メモリアクセス制御方式 |
| JPS61177564A (ja) * | 1985-02-01 | 1986-08-09 | Neoroogu Denshi Kk | 共有記憶装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4130864A (en) * | 1976-10-29 | 1978-12-19 | Westinghouse Electric Corp. | Priority selection circuit for multiported central functional unit with automatic priority reduction on excessive port request |
| US4209839A (en) * | 1978-06-16 | 1980-06-24 | International Business Machines Corporation | Shared synchronous memory multiprocessing arrangement |
| US4449183A (en) * | 1979-07-09 | 1984-05-15 | Digital Equipment Corporation | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems |
| IT1126475B (it) * | 1979-12-03 | 1986-05-21 | Honeywell Inf Systems | Apparato di comunicazione tra piu' processori |
| JPS573155A (en) * | 1980-06-05 | 1982-01-08 | Ricoh Co Ltd | Input and output control circuit for memory device |
| WO1982001777A1 (en) * | 1980-11-10 | 1982-05-27 | Wang Laboratories | Data transmitting link |
| JPS595371A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | メモリ制御方式 |
| US4698753A (en) * | 1982-11-09 | 1987-10-06 | Texas Instruments Incorporated | Multiprocessor interface device |
| ZA838188B (en) * | 1982-11-20 | 1984-06-27 | Int Computers Ltd | Data processing system |
-
1986
- 1986-11-21 JP JP61276859A patent/JPS63132369A/ja active Pending
-
1987
- 1987-11-19 KR KR1019870013041A patent/KR920003174B1/ko not_active IP Right Cessation
- 1987-11-19 DE DE3751693T patent/DE3751693T2/de not_active Expired - Fee Related
- 1987-11-19 EP EP87310226A patent/EP0269370B1/en not_active Expired - Lifetime
- 1987-11-20 AU AU81445/87A patent/AU598870B2/en not_active Ceased
- 1987-11-20 CA CA000552321A patent/CA1296808C/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7657711B2 (en) | 2003-09-08 | 2010-02-02 | Sony Corporation | Dynamic memory bandwidth allocation |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880006592A (ko) | 1988-07-23 |
| AU8144587A (en) | 1988-05-26 |
| EP0269370B1 (en) | 1996-01-31 |
| DE3751693T2 (de) | 1996-09-26 |
| EP0269370A3 (en) | 1991-05-08 |
| CA1296808C (en) | 1992-03-03 |
| AU598870B2 (en) | 1990-07-05 |
| KR920003174B1 (ko) | 1992-04-23 |
| DE3751693D1 (de) | 1996-03-14 |
| EP0269370A2 (en) | 1988-06-01 |
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