JPS60245063A - 共用メモリアクセス方式 - Google Patents
共用メモリアクセス方式Info
- Publication number
- JPS60245063A JPS60245063A JP10196784A JP10196784A JPS60245063A JP S60245063 A JPS60245063 A JP S60245063A JP 10196784 A JP10196784 A JP 10196784A JP 10196784 A JP10196784 A JP 10196784A JP S60245063 A JPS60245063 A JP S60245063A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- processor
- access
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（α） 発明の秩鉤斡野
本発明は、２つの処理装置が１つの記憶装置にアクセス
する共用メモリアクセス方式に関する。
する共用メモリアクセス方式に関する。
（ｂ） 従来技術と問題点
２つの処理装置間でデータの授受を行う方式としては、
チャネル方式（例えば２つの処理装置間に設けられたチ
ャネルアダプタを介してデータの授受を行う方式）、あ
るいはデータ転送用のレジスタを設け、これを介してデ
ータの授受を行う方式、さらには２つの処理装置間を回
線で結んでデータを直列に転送する方式など、糧々の方
式がある。しかしながら、これらの従来方式では、デー
タの転送（授受）に時間を要する欠点があった。
チャネル方式（例えば２つの処理装置間に設けられたチ
ャネルアダプタを介してデータの授受を行う方式）、あ
るいはデータ転送用のレジスタを設け、これを介してデ
ータの授受を行う方式、さらには２つの処理装置間を回
線で結んでデータを直列に転送する方式など、糧々の方
式がある。しかしながら、これらの従来方式では、デー
タの転送（授受）に時間を要する欠点があった。
（０） 発明の目的
本発明は上記の欠点を解決するためになされたもので、
２つの処理装置間のデータの授受を容易とする共用メモ
リアクセス方式の提供を目的とする。
２つの処理装置間のデータの授受を容易とする共用メモ
リアクセス方式の提供を目的とする。
（ω 発明の構成
本発明は、第１の処理装置と、第２の処理装置と、メモ
リとを有し、非同期で作動する第１の処理装置及び第２
の処理装置がメモリを共用するシステムにおいて、所定
時間幅のディジタル信号を発生する手段と、該ディジタ
ル信号により、前記所定時間の第１の許容時間帯と第２
の許容時間帯とを交互に設定する制御手段と、判別手段
とを備え、前記第１の処理装置から前記メモリに対する
第１のアクセス要求又は、前記第２の処理装置から前記
メモリに対するＭ２のアクセス要求が発せられた際、前
記第１の許容時間帯に前記第１のアクセス要求が発せら
れたとき、前記第１の処理装置による前記メモリへのア
クセスを許容し、前記第２の時間帯に前記第２のアクセ
ス要求が発せられたとき、前記第２の処理装置による前
記メモリへのアクセスを許容せしめることを特徴とする
共用メモリアクセス方式である。以上のように本発明は
、非同期で作動する２つの処理装置が１つのメモリを共
用するシステムにおいて、第３の非同期信号源によυ２
つの処理装置が、それぞれメモリにアクセスし得る時間
帯を交互に設け、この割付けられた時間帯内においての
み、該割付けに対応する処理装置によるメモリへのアク
セスを許容せしめるように図ったものである。
リとを有し、非同期で作動する第１の処理装置及び第２
の処理装置がメモリを共用するシステムにおいて、所定
時間幅のディジタル信号を発生する手段と、該ディジタ
ル信号により、前記所定時間の第１の許容時間帯と第２
の許容時間帯とを交互に設定する制御手段と、判別手段
とを備え、前記第１の処理装置から前記メモリに対する
第１のアクセス要求又は、前記第２の処理装置から前記
メモリに対するＭ２のアクセス要求が発せられた際、前
記第１の許容時間帯に前記第１のアクセス要求が発せら
れたとき、前記第１の処理装置による前記メモリへのア
クセスを許容し、前記第２の時間帯に前記第２のアクセ
ス要求が発せられたとき、前記第２の処理装置による前
記メモリへのアクセスを許容せしめることを特徴とする
共用メモリアクセス方式である。以上のように本発明は
、非同期で作動する２つの処理装置が１つのメモリを共
用するシステムにおいて、第３の非同期信号源によυ２
つの処理装置が、それぞれメモリにアクセスし得る時間
帯を交互に設け、この割付けられた時間帯内においての
み、該割付けに対応する処理装置によるメモリへのアク
セスを許容せしめるように図ったものである。
（ｅ） 発明の実施例
以下、本発明を図面によって説明する０第１図は本発明
の動作原理を説明するブロック図、第２図は第１図の動
作タイムチャートである。第１図において、非同期で作
動する２つのプロセサ１及び２は、メモリ３を共用して
データＤの授受を行う。本発明は、パルス幅Ｔなる連続
パルスＰを発生するパルス発生部４を設け、このパルス
Ｐを用いてメモリ３にアクセスする際の切替制御を行う
。
の動作原理を説明するブロック図、第２図は第１図の動
作タイムチャートである。第１図において、非同期で作
動する２つのプロセサ１及び２は、メモリ３を共用して
データＤの授受を行う。本発明は、パルス幅Ｔなる連続
パルスＰを発生するパルス発生部４を設け、このパルス
Ｐを用いてメモリ３にアクセスする際の切替制御を行う
。
第１図において、パルス発生部４からのパルスＰによジ
グリップフロップ５は交互にセットされるので、その出
力信号Ｆ及びＧは第２図（ｆ）及び（幻に示す如くなる
。なお、同図（ｅ）はパルスＰの信号波形を示す。第２
図（ｆ）の出力信号Ｆの信号レベルが「１」のとき、す
なわち時刻ｔ１〜を番及びｔ、−ｔａをプロセサ１のメ
モリ３に対するアクセス許容時間帯とする。一方、第２
図（ｇ）の出方信号Ｇの信号レベルが「１」のとき、す
なわち時刻ｔ４〜１．及びｔ６〜１．の時間をプロセサ
２のメモリ３に対するアクセス許容時間帯とする。第１
図において、例えばプロセサ１から第２図（ｅ）に示す
如く、時刻ｔ、にメモリ３へのアクセスを要求する制御
信号Ａが発せられ、またプロセサ２から時刻ｔｓにアク
セス要求の制御信号Ｂ（第２図（ｄ）参照）されたとす
る。上述の如く、時間帯ｔ、〜ｔ４はフリップフロップ
５の出力信号Ｆの信号レベルは「】」なので、ゲート回
路６を介してフリップフロップ７がセットされる。これ
によりその出力信号Ｈがアドレスセレクタ８へ送られ、
プロセサ１からアドレスバス９によるメモリ３へのアク
セスが許容される。フリップフロップ７の出方信号Ｉは
フリップフロップ１０側のゲート回路１１のインヒピッ
ト端子に送られて抑止の役割を果す。すなわち第２図（
ｄ）に示す如く、プロセサ２からの制御信号Ｂが時刻ｔ
８に発せられたとしても、時間帯（１＋〜１、＞はプロ
セサ１のアクセスモードなので、プロセサ２に対するア
クセスは許容されない。プロセサ１はアドレスバス９及
びデータバス１２を用いいてメモリ３にアクセスし、デ
ータＤの読出／書込を終了したとき、例えば終了信号Ｅ
、を発することによりフリップフロップ７がリセットさ
れる。
グリップフロップ５は交互にセットされるので、その出
力信号Ｆ及びＧは第２図（ｆ）及び（幻に示す如くなる
。なお、同図（ｅ）はパルスＰの信号波形を示す。第２
図（ｆ）の出力信号Ｆの信号レベルが「１」のとき、す
なわち時刻ｔ１〜を番及びｔ、−ｔａをプロセサ１のメ
モリ３に対するアクセス許容時間帯とする。一方、第２
図（ｇ）の出方信号Ｇの信号レベルが「１」のとき、す
なわち時刻ｔ４〜１．及びｔ６〜１．の時間をプロセサ
２のメモリ３に対するアクセス許容時間帯とする。第１
図において、例えばプロセサ１から第２図（ｅ）に示す
如く、時刻ｔ、にメモリ３へのアクセスを要求する制御
信号Ａが発せられ、またプロセサ２から時刻ｔｓにアク
セス要求の制御信号Ｂ（第２図（ｄ）参照）されたとす
る。上述の如く、時間帯ｔ、〜ｔ４はフリップフロップ
５の出力信号Ｆの信号レベルは「】」なので、ゲート回
路６を介してフリップフロップ７がセットされる。これ
によりその出力信号Ｈがアドレスセレクタ８へ送られ、
プロセサ１からアドレスバス９によるメモリ３へのアク
セスが許容される。フリップフロップ７の出方信号Ｉは
フリップフロップ１０側のゲート回路１１のインヒピッ
ト端子に送られて抑止の役割を果す。すなわち第２図（
ｄ）に示す如く、プロセサ２からの制御信号Ｂが時刻ｔ
８に発せられたとしても、時間帯（１＋〜１、＞はプロ
セサ１のアクセスモードなので、プロセサ２に対するア
クセスは許容されない。プロセサ１はアドレスバス９及
びデータバス１２を用いいてメモリ３にアクセスし、デ
ータＤの読出／書込を終了したとき、例えば終了信号Ｅ
、を発することによりフリップフロップ７がリセットさ
れる。
これに伴い第２図缶）に示す如く、時刻ｔ°番以降に同
図（ｂ）の制御信号Ｂによりフリップフロップ１０がセ
ットされる。これに伴いプロセサ２によるメモリ３への
アクセスが許容されることになる。以上のように本発明
は、非同期で作動する２つのプロセサ１及び２によるメ
モリ３に対するアクセス要求を、別個（第３）の信号発
生源による制御信号を用いてアクセス許容時間を制御す
ることによシ問題点を解決したものである。
図（ｂ）の制御信号Ｂによりフリップフロップ１０がセ
ットされる。これに伴いプロセサ２によるメモリ３への
アクセスが許容されることになる。以上のように本発明
は、非同期で作動する２つのプロセサ１及び２によるメ
モリ３に対するアクセス要求を、別個（第３）の信号発
生源による制御信号を用いてアクセス許容時間を制御す
ることによシ問題点を解決したものである。
第３図は本発明の一実施例を示す図であり、同図（ＩＬ
）はシステム構成図、同図（ｂ）はプロセッサ２０（プ
ロセッサ２１）の具体的構成を示す図である。
）はシステム構成図、同図（ｂ）はプロセッサ２０（プ
ロセッサ２１）の具体的構成を示す図である。
各フロセッサ２０．２１は、プロセッサユニット（チッ
プ）２００と、その周辺回路２０１〜２０３を含む。プ
ロセッサユニット２００は、その出力バスの一部をアド
レス線及びデータ線として兼用する。アドレスラッチ２
０２は、プロセッサ二二ツト２００から出力されるアド
レスをアドレスラッチ信号ＡＬＥのタイミングでラッチ
する。デコーダ２０３はラッチ２０２の出力するアドレ
スをデコードし、そのアドレスが共有メモリ２３を示す
ものである場合に選択信号ＣＥＡ（ＣＥＢ）を出力する
。尚、図面における記号「米」は各信号のレベルがｌ
Ｌ ｌレベルの時有効な信号を示すものである。
プ）２００と、その周辺回路２０１〜２０３を含む。プ
ロセッサユニット２００は、その出力バスの一部をアド
レス線及びデータ線として兼用する。アドレスラッチ２
０２は、プロセッサ二二ツト２００から出力されるアド
レスをアドレスラッチ信号ＡＬＥのタイミングでラッチ
する。デコーダ２０３はラッチ２０２の出力するアドレ
スをデコードし、そのアドレスが共有メモリ２３を示す
ものである場合に選択信号ＣＥＡ（ＣＥＢ）を出力する
。尚、図面における記号「米」は各信号のレベルがｌ
Ｌ ｌレベルの時有効な信号を示すものである。
これらラッチ２０２の出力、デコーダ２０３の出力が、
それぞれプロセッサ２０．２１のアドレス出力２選択信
号ＣＥＡ、ＣＥＢ出力としてアドレスセレクタ２２に供
給される。アドレスセレクタ２２は、後述する共有メモ
リ制御信号発生回路２５から与えられるメモリセレクト
信号ＳＬＯのタイミングに従って、各プロセッサ２０．
２１からのアドレス及び選択信号ＣＥＡ、ＣＥＢを選択
出力する。
それぞれプロセッサ２０．２１のアドレス出力２選択信
号ＣＥＡ、ＣＥＢ出力としてアドレスセレクタ２２に供
給される。アドレスセレクタ２２は、後述する共有メモ
リ制御信号発生回路２５から与えられるメモリセレクト
信号ＳＬＯのタイミングに従って、各プロセッサ２０．
２１からのアドレス及び選択信号ＣＥＡ、ＣＥＢを選択
出力する。
第４図は第３図（ａ）に示す共有メモリ制御信号発生回
路２５の具体的構成例を示す図である。同図に示す回路
は、プロセッサ２０に対する制御信号発生回路である。
路２５の具体的構成例を示す図である。同図に示す回路
は、プロセッサ２０に対する制御信号発生回路である。
即ち、プロセッサ２０からの制御信号Ａを受けて、ライ
ト信号Ａ（信号ＷＥ）。
ト信号Ａ（信号ＷＥ）。
ラッチ２６及びドライバ２７に対するラッチ信号ＲＤＣ
Ｌ、データドライバイネーブル信号ＤＤＥＮを出力する
ものである。プロセッサ２１に対する制御信号発生回路
は、第４図の回路構成と同一と考えてｆい。同図におい
て、２５１〜２５４はフリラグフロップ（以下ＦＦＩ〜
ＦＦ４と称す）、２５５〜２５７はアンドゲート、２５
８，２５９はナントゲート、２６０はオアゲート、２６
１はインバータ、２６２はゲートドライバをそれぞれ示
す。またプロセッサ２０からの制御信号Ａとして、メモ
リライト信号ＭＷＴＣ，メモリリード信号ＭＲＤＣ，メ
モリ選択信号ＣＲＡＭ５Ｌ ｄＥ供給されるｏ Ｚｏｏ
、 ｚｏｌはツレぞれ一定の信号レベル１Ｌ′、“Ｈ″
を示す信号である。更にセレクト信号ＳＬＯ，ＳＬＩ、
ＳＬ２は共有メモリ２３を各プロセッサ２０．２１に割
轟てる信号であシ、共有メモリ制御信号発生回路２５に
共通に設けられる図示しないクロック発生回路により生
成されるものである。以下、第５図に示す動作タイムチ
ャートに基いて、プロセッサ２０によル共有、メモリ２
３アクセス時の動作を説明する〇 ■ まず、プロセッサユニット２００はアクセスすべき
共有メモリ２３のアドレスをバス上に送出するとともに
、アドレスラッチ信号ＡＬＥを出力する。これらの送出
タイミングは、プロセッサユニットｚ００に対応して設
けられるクロックジェネレータ２０１が発する基本タロ
ツクＣＬＫに同期している。このアドレスラッチ信号Ａ
ＬＥによって、ラッチ２０２がバス上のアドレスデータ
をラッチし、アドレスセレクタ２２に出力する０ラツチ
２０２の出力の一部はデコーダ２０３にも供給される。
Ｌ、データドライバイネーブル信号ＤＤＥＮを出力する
ものである。プロセッサ２１に対する制御信号発生回路
は、第４図の回路構成と同一と考えてｆい。同図におい
て、２５１〜２５４はフリラグフロップ（以下ＦＦＩ〜
ＦＦ４と称す）、２５５〜２５７はアンドゲート、２５
８，２５９はナントゲート、２６０はオアゲート、２６
１はインバータ、２６２はゲートドライバをそれぞれ示
す。またプロセッサ２０からの制御信号Ａとして、メモ
リライト信号ＭＷＴＣ，メモリリード信号ＭＲＤＣ，メ
モリ選択信号ＣＲＡＭ５Ｌ ｄＥ供給されるｏ Ｚｏｏ
、 ｚｏｌはツレぞれ一定の信号レベル１Ｌ′、“Ｈ″
を示す信号である。更にセレクト信号ＳＬＯ，ＳＬＩ、
ＳＬ２は共有メモリ２３を各プロセッサ２０．２１に割
轟てる信号であシ、共有メモリ制御信号発生回路２５に
共通に設けられる図示しないクロック発生回路により生
成されるものである。以下、第５図に示す動作タイムチ
ャートに基いて、プロセッサ２０によル共有、メモリ２
３アクセス時の動作を説明する〇 ■ まず、プロセッサユニット２００はアクセスすべき
共有メモリ２３のアドレスをバス上に送出するとともに
、アドレスラッチ信号ＡＬＥを出力する。これらの送出
タイミングは、プロセッサユニットｚ００に対応して設
けられるクロックジェネレータ２０１が発する基本タロ
ツクＣＬＫに同期している。このアドレスラッチ信号Ａ
ＬＥによって、ラッチ２０２がバス上のアドレスデータ
をラッチし、アドレスセレクタ２２に出力する０ラツチ
２０２の出力の一部はデコーダ２０３にも供給される。
デコーダ２０３は与えられたアドレスデータに基いて共
有メモリ２３に対する選択信号ＣＥＡを出力する。この
選択信号ＣＥＡは、アドレスセレクタ２２の他に共有メ
モリ制御信号発生回路２５への選択信号ＣＲＡＭ５Ｌと
して与えられる。
有メモリ２３に対する選択信号ＣＥＡを出力する。この
選択信号ＣＥＡは、アドレスセレクタ２２の他に共有メ
モリ制御信号発生回路２５への選択信号ＣＲＡＭ５Ｌと
して与えられる。
■ 続いて、プロセッサ２０はメモリリード信号ＭＲＤ
Ｃ或いはメモリライト信号ＭＷＴＣを送出するＯこれら
の信号は共有メモリ制御信号発生回路２５のアンドゲー
ト２５５に与えられる０これによりアンドゲート２５５
及びオアゲート２６０が１Ｌルベルを出力し、レディ信
号ＲＤＹＥＮが有効ＣＬルベル）となる。このレディ信
号ＲＤＹＥＮのＩＬ６レベルによ、ｊＤＦＦｌ（２５１
）がセットされ、そのＱ出力ＡＤＩＴが立上る。ＦＦＩ
（２５１）の出力はＦＦ２（２５２）に供給される。こ
れによりＦＦ２（２５２）のＱ出力ＡＤＳＥＴＩは、セ
レクト信号ＳＬＯの立上りに同期してＷＨルベルとなる
。ＦＦ２の出力ＡＤＳＥＴＩは、東にＦＦ３（２５３）
に与えられ、信号ＳＬ２の立下りに同期してＦＦ３をセ
ットする。
Ｃ或いはメモリライト信号ＭＷＴＣを送出するＯこれら
の信号は共有メモリ制御信号発生回路２５のアンドゲー
ト２５５に与えられる０これによりアンドゲート２５５
及びオアゲート２６０が１Ｌルベルを出力し、レディ信
号ＲＤＹＥＮが有効ＣＬルベル）となる。このレディ信
号ＲＤＹＥＮのＩＬ６レベルによ、ｊＤＦＦｌ（２５１
）がセットされ、そのＱ出力ＡＤＩＴが立上る。ＦＦＩ
（２５１）の出力はＦＦ２（２５２）に供給される。こ
れによりＦＦ２（２５２）のＱ出力ＡＤＳＥＴＩは、セ
レクト信号ＳＬＯの立上りに同期してＷＨルベルとなる
。ＦＦ２の出力ＡＤＳＥＴＩは、東にＦＦ３（２５３）
に与えられ、信号ＳＬ２の立下りに同期してＦＦ３をセ
ットする。
ＦＦ３のセット出力ＡＤＳＥＴ２によって各ゲート２５
７．２５８が開かれる。この結果、メモリリード信号Ｍ
ＲＤＣが有効の場合はラッチ２６のラッチ信号ＲＤＣＬ
が出力される。一方、メモリライト信号ＭＷＴＣが有効
の場合はアンドゲート２４（第３図）を介して共有メモ
リ２３ヘライト信号ＷＥが与えられることになる。
７．２５８が開かれる。この結果、メモリリード信号Ｍ
ＲＤＣが有効の場合はラッチ２６のラッチ信号ＲＤＣＬ
が出力される。一方、メモリライト信号ＭＷＴＣが有効
の場合はアンドゲート２４（第３図）を介して共有メモ
リ２３ヘライト信号ＷＥが与えられることになる。
■ 上述の如く、セレクト信号ＳＬＯは共有メモリ制御
信号発生回路にて生成される。尚、信号ＳＬ１及びＳｂ
２はセレクト信号ＳＬＯの位相を、それぞれ前後に所定
時間スライドさせることによって生成される。セレクト
信号ＳＬＯはアドレスセレクタ２２のセレクト信号とし
ても供給される。
信号発生回路にて生成される。尚、信号ＳＬ１及びＳｂ
２はセレクト信号ＳＬＯの位相を、それぞれ前後に所定
時間スライドさせることによって生成される。セレクト
信号ＳＬＯはアドレスセレクタ２２のセレクト信号とし
ても供給される。
アドレスセレクタ２２は、このセレクト信号のレベル’
Ｌ’、’Ｈ’に応じてプロセッサ２０或いはプロセッサ
２１からのアドレスデータ及び選択信号ＣＥＡ■）を交
互に選択して共有メモリ２３へ与えている。つｇ共有メ
モリ２３は、セレクト信号ＳＬＯによってプロセッサ２
０に割当てられる期間（即ち１５ｗレベルの期間）プロ
セッサ加の出力するアドレスが与えられている。従って
、プロセッサ２０がメモリリード信号ＭＲＤＣを出力し
ていると、共有メモリ２３のライトイネーブル端子はｗ
Ｈｗレベルのままであｐ１与えられたアドレスに対応
したメモリデータがデータバス上に出力されている。ラ
ッチ２６は、前述のデータラッチ信号ＲＤＣＬによって
、このメモリ出力データをラッチすることになる◇ ■ 一方、プロセッサ２０がメモリライト信号ＭＷＴＣ
を出力している場合、共有メモリ２３のライトイネーブ
ル端子には有効レベル１Ｌルベルが与えられる。メモリ
ライト動作においては、プロセッサ２０或）２００（第
３図）はアドレスデータをラッチ２０２にラッチさせた
後、ライトデータをバス上に送出する。このバス上のラ
イトデータは、共有メモリ制御信号発生回路２５のナン
トゲートを介して出力されるデータドライバイネーブル
信号ＤＤＥＮによって、ドライバ２７を介ししてメモリ
２３へのデータバス上に送出される。
Ｌ’、’Ｈ’に応じてプロセッサ２０或いはプロセッサ
２１からのアドレスデータ及び選択信号ＣＥＡ■）を交
互に選択して共有メモリ２３へ与えている。つｇ共有メ
モリ２３は、セレクト信号ＳＬＯによってプロセッサ２
０に割当てられる期間（即ち１５ｗレベルの期間）プロ
セッサ加の出力するアドレスが与えられている。従って
、プロセッサ２０がメモリリード信号ＭＲＤＣを出力し
ていると、共有メモリ２３のライトイネーブル端子はｗ
Ｈｗレベルのままであｐ１与えられたアドレスに対応
したメモリデータがデータバス上に出力されている。ラ
ッチ２６は、前述のデータラッチ信号ＲＤＣＬによって
、このメモリ出力データをラッチすることになる◇ ■ 一方、プロセッサ２０がメモリライト信号ＭＷＴＣ
を出力している場合、共有メモリ２３のライトイネーブ
ル端子には有効レベル１Ｌルベルが与えられる。メモリ
ライト動作においては、プロセッサ２０或）２００（第
３図）はアドレスデータをラッチ２０２にラッチさせた
後、ライトデータをバス上に送出する。このバス上のラ
イトデータは、共有メモリ制御信号発生回路２５のナン
トゲートを介して出力されるデータドライバイネーブル
信号ＤＤＥＮによって、ドライバ２７を介ししてメモリ
２３へのデータバス上に送出される。
そして、このライトデータは共有メモリ２３へのライト
信号ＷＥのタイミングで書込まれることになる。
信号ＷＥのタイミングで書込まれることになる。
■ しかして、共有メモリ２３に対するプロセッサ２０
のリード／ライト動作が終了すると、共有メモリ制御信
号発生回路２５よシプロセッサ２゜に対してリード／ラ
イト終了を意味するレディ信号ＲＤＹが送出される。即
ち、ＦＦ、３（第４図）の出力ＡＤＳＥＴ２の出力によ
ってセットされるＦＦ４（２５４）の出力がレディ信号
ＲＤＹとして出力される。このレディ信号はプロセッサ
２ｏのクロックジェネレータ２ｏ１（第３図）へ与えら
れる０クロツクジエネレータ２０１はレディ信号ＲＤＹ
の立上りを見て、基準クロックＣＬＫの次の立下りに同
期してプロセッサユニット２００へ完了信号Ｒｅａｄｙ
を送出する。この完了信号Ｒｅ ａ ｄ）’の立上シに
よシプロセッサユニット２００は、自己の要求したメモ
リリード或いはライトが終了したとして、メモリリード
信号ＭＲＤＣ或いはメモリライト信号ＭＷＴＣを落す。
のリード／ライト動作が終了すると、共有メモリ制御信
号発生回路２５よシプロセッサ２゜に対してリード／ラ
イト終了を意味するレディ信号ＲＤＹが送出される。即
ち、ＦＦ、３（第４図）の出力ＡＤＳＥＴ２の出力によ
ってセットされるＦＦ４（２５４）の出力がレディ信号
ＲＤＹとして出力される。このレディ信号はプロセッサ
２ｏのクロックジェネレータ２ｏ１（第３図）へ与えら
れる０クロツクジエネレータ２０１はレディ信号ＲＤＹ
の立上りを見て、基準クロックＣＬＫの次の立下りに同
期してプロセッサユニット２００へ完了信号Ｒｅａｄｙ
を送出する。この完了信号Ｒｅ ａ ｄ）’の立上シに
よシプロセッサユニット２００は、自己の要求したメモ
リリード或いはライトが終了したとして、メモリリード
信号ＭＲＤＣ或いはメモリライト信号ＭＷＴＣを落す。
とともにプロセッサユニット２００は、メモリリードの
場合はラッチ２６の出力するデータ（即ち、メモリ出方
データ）を取込む。一方、メモリライトの場合はバス上
の２イトデータを落すことになる。
場合はラッチ２６の出力するデータ（即ち、メモリ出方
データ）を取込む。一方、メモリライトの場合はバス上
の２イトデータを落すことになる。
以上のように本実施例では、プロセッサ２ｏはメモリア
ドレス或いはライトデータ（メモリライトの場合）とと
もにリード／ライト信号を送出し続けるたけで鼻い。そ
して、回路２５がらのレディ信号到来にょ夛、このリー
ド／ライト動作を終了することを確認できる。
ドレス或いはライトデータ（メモリライトの場合）とと
もにリード／ライト信号を送出し続けるたけで鼻い。そ
して、回路２５がらのレディ信号到来にょ夛、このリー
ド／ライト動作を終了することを確認できる。
第６図はプロセッサ２１によるメモリアクセス動作を示
すフローチャートである。同図に示す如くプロセッサ２
１の場合は、セレクト信号ＳＬＯの１Ｈルベル期間が割
描てられる。この場合、プロセッサ２１に対応する共有
メモリ制御信号発生回路２５は、第４図に示す回路構成
と全く同一である。但し、各セレクト信号ＳＬＯ，ＳＬ
Ｉ、ＳＬ２として第５図の場合とレベルが反転し九各信
号を与える必要がある。
すフローチャートである。同図に示す如くプロセッサ２
１の場合は、セレクト信号ＳＬＯの１Ｈルベル期間が割
描てられる。この場合、プロセッサ２１に対応する共有
メモリ制御信号発生回路２５は、第４図に示す回路構成
と全く同一である。但し、各セレクト信号ＳＬＯ，ＳＬ
Ｉ、ＳＬ２として第５図の場合とレベルが反転し九各信
号を与える必要がある。
なく、各プロセッサ２０．２１に対する共有メモリ２３
のアクセス可能時間を割当てることができる。更に、セ
レクト信号ＳＬＯの位相を前後に所定量スライドさせた
各信号ＳＬＩ、ＳＬ２にょシ各プロセッサのリード動作
（ラッチ信号ＲＤＣＬ出力）及びライト動作（ライト年
号ＷＥ出カ）が、各プロセッサに割当てた期間に実行で
きるよう保障できる。各プロセ°ツサ側から見れば、リ
ード／ライト信号とともにアドレス及びライトデータを
送出し続けるだけで良く、お互のメモリアクセスを何ら
意識する必要がない。両図（第５図、第６図）の場合、
各プロセッサのり−ド／ライトの若干の待ち時間Ｔｗが
生ずるのみで、メモリへのアクセスが遂行できるもので
ある。
のアクセス可能時間を割当てることができる。更に、セ
レクト信号ＳＬＯの位相を前後に所定量スライドさせた
各信号ＳＬＩ、ＳＬ２にょシ各プロセッサのリード動作
（ラッチ信号ＲＤＣＬ出力）及びライト動作（ライト年
号ＷＥ出カ）が、各プロセッサに割当てた期間に実行で
きるよう保障できる。各プロセ°ツサ側から見れば、リ
ード／ライト信号とともにアドレス及びライトデータを
送出し続けるだけで良く、お互のメモリアクセスを何ら
意識する必要がない。両図（第５図、第６図）の場合、
各プロセッサのり−ド／ライトの若干の待ち時間Ｔｗが
生ずるのみで、メモリへのアクセスが遂行できるもので
ある。
（ｆ） 発明の効果
以上のように本発明は、簡単な構成で複数のプロセッサ
のメモリアクセスの排他制御が可能となる。
のメモリアクセスの排他制御が可能となる。
第１図は本発明の詳細な説明するブロック図、第２図は
その動作タイムチャート、第３図（ａ）、 （ｂ）は本
発明の一実施例を示す図、第４図は実施例の共用メモリ
制御信号発生回路２５の一具体例を示す図、第５図、第
６図は実施例の動作を示すフローチャートであり、図中
に用いた符号は次の通りである。 １．２はプロセサ、３はメモリ、４はパルス発生部、５
，７．１０はフリップフロップ、６．１１はゲート回路
、８はアドレスセレクタ、９．１４はアドレスバス、１
２はデータバス、２０．２１はプロセサ、２２はアドレ
スセレクタ、２３け共有メモリ、２４はアンドゲート、
２５は共有メモリ制御信号発生回路、２６．２９はラッ
チ、２７゜２８はドライバ、２００はプロセサユニット
、２０１はクロックジェオレータ、２０２はアドレスラ
ッチ、２０３はデコーダ、２５１，２５２，２５３゜２
５４はソリツブフロップ、２５５，２５６，２５７はア
ントゲ−）、２５８，２５９はナントゲート、２６０は
オアゲー）、２６１はインバータ、２６２はゲートドラ
イバ、Ａ、Ｂは制御信号、ＡＤＳＥＴｌ。 ＡＤＳＥＴ、は出力信号、ＡＬＥはアドレスラッチ信号
、ＣＥＡ、ＣＥＢは選択信号、ＣＬＫは基準クロック、
ＣＲＡＭ５Ｌはメモリ選択信号、′Ｄはデータ、ＤＤＥ
Ｎはデータドライバイネーブル信号、Ｅ、。 Ｅｔは終了信号、Ｆ、Ｇ、Ｈ，Ｉは出力信号、ＭＲＡＭ
Ｓ Ｌはメモリ選択信号、ＭＲＤＣはメモリリード信号
、ＭＷＴＣはメモリライト信号、Ｐはパルス、ＲＤＣＬ
はラッチ信号、ＲＤＹ、ＲＤＹＥＮはレディ信号、ＳＬ
ｏ 、 ＳＬｌ 、 ＳＬｌは共有メモリ２３をプロセ
サ２０．２１に割当てる信号、Ｔ、ｔはパルス幅、ｔ＋
＋ ｊｔｅ ｔｓ＋ ｔ４＋ ｊ４＋ ｔ５＋ ｔ６＋
ｊｔｅは時刻、ＷＥはライト信号、ＺＯＯ，ＺＯＩは
信号レベルを示す信号を示す。 第１ 間 算２図 第３ Ｋ（り 察３園Ｃｂ） 第４ 目 つにＩ ・フ、 ′”９ 、” 算５日
その動作タイムチャート、第３図（ａ）、 （ｂ）は本
発明の一実施例を示す図、第４図は実施例の共用メモリ
制御信号発生回路２５の一具体例を示す図、第５図、第
６図は実施例の動作を示すフローチャートであり、図中
に用いた符号は次の通りである。 １．２はプロセサ、３はメモリ、４はパルス発生部、５
，７．１０はフリップフロップ、６．１１はゲート回路
、８はアドレスセレクタ、９．１４はアドレスバス、１
２はデータバス、２０．２１はプロセサ、２２はアドレ
スセレクタ、２３け共有メモリ、２４はアンドゲート、
２５は共有メモリ制御信号発生回路、２６．２９はラッ
チ、２７゜２８はドライバ、２００はプロセサユニット
、２０１はクロックジェオレータ、２０２はアドレスラ
ッチ、２０３はデコーダ、２５１，２５２，２５３゜２
５４はソリツブフロップ、２５５，２５６，２５７はア
ントゲ−）、２５８，２５９はナントゲート、２６０は
オアゲー）、２６１はインバータ、２６２はゲートドラ
イバ、Ａ、Ｂは制御信号、ＡＤＳＥＴｌ。 ＡＤＳＥＴ、は出力信号、ＡＬＥはアドレスラッチ信号
、ＣＥＡ、ＣＥＢは選択信号、ＣＬＫは基準クロック、
ＣＲＡＭ５Ｌはメモリ選択信号、′Ｄはデータ、ＤＤＥ
Ｎはデータドライバイネーブル信号、Ｅ、。 Ｅｔは終了信号、Ｆ、Ｇ、Ｈ，Ｉは出力信号、ＭＲＡＭ
Ｓ Ｌはメモリ選択信号、ＭＲＤＣはメモリリード信号
、ＭＷＴＣはメモリライト信号、Ｐはパルス、ＲＤＣＬ
はラッチ信号、ＲＤＹ、ＲＤＹＥＮはレディ信号、ＳＬ
ｏ 、 ＳＬｌ 、 ＳＬｌは共有メモリ２３をプロセ
サ２０．２１に割当てる信号、Ｔ、ｔはパルス幅、ｔ＋
＋ ｊｔｅ ｔｓ＋ ｔ４＋ ｊ４＋ ｔ５＋ ｔ６＋
ｊｔｅは時刻、ＷＥはライト信号、ＺＯＯ，ＺＯＩは
信号レベルを示す信号を示す。 第１ 間 算２図 第３ Ｋ（り 察３園Ｃｂ） 第４ 目 つにＩ ・フ、 ′”９ 、” 算５日
Claims (1)
- 第１の処理装置と、第２の処理装置と、メモリとを有し
、非同期で作動する第１の処理装置及び時間帯とを交互
に設定する制御手段と、判別手段とを備え、前記第１の
処理装置から前記メモリに対する第１のアクセス要求又
は、前記第２の処理装置から前記メモリに対する第２の
アクセス要求が発せられた際、前記第１の許容時間帯に
前記第１のアクセス要求が発せられたとき、前記第１の
処理装置による前記メモリへのアクセスを許容し、前記
第２の時間帯に前記第２のアクセス要求が発せられたと
き、前記第２の処理装置による前記メモリへのアクセス
を許容せしめることを特徴とする共用メモリアクセス方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10196784A JPS60245063A (ja) | 1984-05-21 | 1984-05-21 | 共用メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10196784A JPS60245063A (ja) | 1984-05-21 | 1984-05-21 | 共用メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245063A true JPS60245063A (ja) | 1985-12-04 |
Family
ID=14314636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10196784A Pending JPS60245063A (ja) | 1984-05-21 | 1984-05-21 | 共用メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245063A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633359A (ja) * | 1986-06-20 | 1988-01-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デイジタル情報処理システム |
| JPS63132369A (ja) * | 1986-11-21 | 1988-06-04 | Oki Electric Ind Co Ltd | メモリ情報転送方式 |
| JPS63298555A (ja) * | 1987-05-29 | 1988-12-06 | Yaskawa Electric Mfg Co Ltd | 共有メモリ制御方式 |
| JPH02288929A (ja) * | 1989-02-17 | 1990-11-28 | Shinko Seisakusho Co Ltd | 共有メモリアクセス調整制御方法 |
| US4975833A (en) * | 1986-07-15 | 1990-12-04 | Fujitsu Limited | Multiprocessor system which only allows alternately accessing to shared memory upon receiving read and write request signals |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679353A (en) * | 1979-11-30 | 1981-06-29 | Hitachi Ltd | Memory bus data transfer method of multiprocessor |
| JPS57152057A (en) * | 1981-03-14 | 1982-09-20 | Toshiba Corp | Memory device |
-
1984
- 1984-05-21 JP JP10196784A patent/JPS60245063A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679353A (en) * | 1979-11-30 | 1981-06-29 | Hitachi Ltd | Memory bus data transfer method of multiprocessor |
| JPS57152057A (en) * | 1981-03-14 | 1982-09-20 | Toshiba Corp | Memory device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633359A (ja) * | 1986-06-20 | 1988-01-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | デイジタル情報処理システム |
| JPH056906B2 (ja) * | 1986-06-20 | 1993-01-27 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| US4975833A (en) * | 1986-07-15 | 1990-12-04 | Fujitsu Limited | Multiprocessor system which only allows alternately accessing to shared memory upon receiving read and write request signals |
| JPS63132369A (ja) * | 1986-11-21 | 1988-06-04 | Oki Electric Ind Co Ltd | メモリ情報転送方式 |
| JPS63298555A (ja) * | 1987-05-29 | 1988-12-06 | Yaskawa Electric Mfg Co Ltd | 共有メモリ制御方式 |
| JPH02288929A (ja) * | 1989-02-17 | 1990-11-28 | Shinko Seisakusho Co Ltd | 共有メモリアクセス調整制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4096572A (en) | Computer system with a memory access arbitrator | |
| US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
| US4587609A (en) | Lockout operation among asynchronous accessers of a shared computer system resource | |
| US4158235A (en) | Multi port time-shared associative buffer storage pool | |
| US6532525B1 (en) | Method and apparatus for accessing memory | |
| CA1247253A (en) | Apparatus for enhancing the operation of random access memory devices | |
| EP0321628B1 (en) | Shared memory interface for a data processing system | |
| US5293491A (en) | Data processing system and memory controller for lock semaphore operations | |
| US6934823B2 (en) | Method and apparatus for handling memory read return data from different time domains | |
| JPS5921048B2 (ja) | 多重取出しバス・サイクル操作を与えるシステム | |
| US5828891A (en) | Multilevel interrupt device | |
| US4612542A (en) | Apparatus for arbitrating between a plurality of requestor elements | |
| JPS58222363A (ja) | 共用メモリの割振装置 | |
| JPS60245063A (ja) | 共用メモリアクセス方式 | |
| US20090013144A1 (en) | Integrated circuit, and integrated circuit system | |
| GB2060961A (en) | Data processing system having memory modules with distributed address information | |
| US5408612A (en) | Microprocessor system for selectively accessing a processor internal register when the processor has control of the bus and partial address identifying the register | |
| JPS594733B2 (ja) | キヨウツウバスセイギヨカイロ | |
| EP0087368B1 (en) | Interchangeable interface circuit structure | |
| EP0269370B1 (en) | Memory access controller | |
| JPH07281942A (ja) | 共有資源のアービトレーション方法 | |
| JPS598845B2 (ja) | チヤンネル制御方式 | |
| JPS6125178B2 (ja) | ||
| GB2234372A (en) | Mass memory device | |
| JPH0429104B2 (ja) |