JPH03127153A - メモリ回路の診断制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリ回路の診断制御方式に関し、特に情報処
理システムの内部メモリの診断り−ド／ライト制御方式
に関するものである。

従来技術 第２図ｊよ従来の内部メモリ回路のリード／ライト診断
制御方式を説明するためのブロック図である。診断対象
のＲＡＭＩはアドレスレジスタ２の内容であるリード／
ライトアドレスによりアドレス指定される。ライトデー
タレジスタ３はＲＡＭ１へのライトデータを一時格納し
、リードデータレジスタ６はＲＡＭＩからのリードデー
タを一時格納するものである。

ライトイネーブルレジスタ４はＲＡＭＩを書込み可能状
態とするライトイネーブル信号を格納し、ライトパルス
発生回路５はＲＡＭＩに対してライトパルスを供給する
ものである。スキャンインアウト手段８０は前述の各レ
ジスタのスキャンインアウト動作を制御し、クロック供
給手段８１はこれ等各部メモリ回路に対して動作クロッ
クを供給する。

次に動作を説明する。ＲＡＭＩの診断ライトを行う際に
は、スキャンインアウト手段８０の制御下においてスキ
ャンインによりアドレスレジスタ２に書込みを行うため
のＲＡＭＩのアドレスを設定し、ライトデータレジスタ
３には書込むデータを設定する。そして、ライトイネー
ブルレジスタ４に“１”　（書込可）を設定した後、ク
ロック供給手段８１によりクロックを印加し、ライトパ
ルス発生回路５からＲＡＭＩに対してライトパルスを供
給してＲＡＭＩにデータを書込む。複数ワードの診断ラ
イトを行う際には、上記手順を繰り返す。

一方、ＲＡＭＩの診断リードを行う際には、スキャンイ
ンアウト手段８０の制御下においてスキャンイン動作に
より、アドレスレジスタ２に読出しを行うためのＲＡＭ
Ｉのアドレスを設定する。

そして、ライトイネーブルレジスタ４に“０“（書込不
可）を設定した後、クロック供給手段８１によりクロッ
クを印加し、ライトパルス発生回路５からＲＡＭＩに対
してライトパルスを供給してＲＡＭ１からリードデータ
レジスタ６にデータを受取り、リードデータレジスタ６
の内容をスキャンアウトすることにより、ＲＡＭＩの内
容を読出す。複数ワードの診断リードを行う際には上記
手順を繰り返す。

上述した従来の内部メモリ回路の診断制御方式では、連
続的に複数ワードに関して診断リード／ライトする際に
は、１ワード毎にアドレスレジスタ、ライトデータレジ
スタ、ライトイネーブルレジスタに対してスキャンイン
動作を行って設定しなければならないので、診断リード
／ライト動作に多大な時間を要するという欠点がある。

発明の目的 そこで、本発明はかかる従来のものの欠点を解決すべく
なされたものであって、その目的とするところは、リー
ド／ライトの診断動作時に、連続的に複数ワードについ
て診断を行う場合にも、多大な時間を要することのない
高速診断リード／ライト制御方式を提供することにある
。

発明の構成 本発明によれば、メモリへの書込みデータを一時格納す
るライトデータレジスタと、前記メモリからの読出しデ
ータを一時格納するリードデータレジスタと、前記メモ
リに対するアドレスを格納するアドレスレジスタと、前
記アドレスレジスタの内容を動作クロックに同期してカ
ウントアツプ（ダウン）するアドレス加算手段と、書込
み診断モード指示に応答して、前記アドレスレジスタへ
書込みアドレスの初期値をロードすると共に前記ライト
データレジスタへ書込みデータをロードする書込み制御
手段と、読出し診断モード指示に応答して、前記アドレ
スレジスタへ読出しアドレスの初期値をロードする読出
し制御手段とを設け、書込み診断モード時には、前記書
込み制御手段によるロード動作の後、前記動作クロック
の歩進と前記書込みデータの前記ライトレジスタへのロ
ードとを行い、読出し診断モード時には、前記読出し制
御手段によるロード動作の後、前記動作クロックの歩進
と、前記リードデータレジスタからのデータ読出しとを
行うようにしたことを特徴とするメモリ回路の診断制御
方式が得られる。

実施例 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の実施例による内部メモリ回路のリード
／ライト制御方式のブロック図である。

本実施例の回路は、診断対象であるＲＡＭ１と、ＲＡＭ
Ｉのリード／ライトアドレスを指示するアドレスレジス
タ２と、書込みデータを格納するライトデータレジスタ
３と、ＲＡＭ１を書込み可能状態に設定するライトイネ
ーブルレジスタ４と、ＲＡＭ１に対してライトパルスを
供給するライトパルス発生回路５と、ＲＡＭＩからの読
出しデータを格納するリードデータレジスタ６と、アド
レス値の加算を行うアドレス加算回路７と、診断ライト
中であることを表示する診断ライトモードレジスタ８と
、診断リード中であることを表示する診断リードモード
レジスタつと、オアゲート１０と、上記レジスタのスキ
ャンインアウトを行うスキャンインアウト手段８０と、
本メモリ回路にクロックを印加するクロック供給手段８
１とから構成される。

診断ライトモードレジスタ８と診断リードモードレジス
タ９とには、各診断モード時に次の様に設定される。す
なわち、ライト診断モード時には、診断ライトモードレ
ジスタ８に“１”が、診断リードモードレジスタ９に“
Ｏｍが夫々設定され、診断リード時には、レジスタ８に
“０”が、レジスタ９に“１”が夫々設定される。

アドレスレジスタ２にはアドレス加算回路７の出力が信
号線５３を介して入力され、アドレスレジスタ２は信号
線５４を介してＲＡＭＩに対してリード／ライトアドレ
スを与える。ライトデータレジスタ３は信号線５５を介
してＲＡＭ１に対して書込みデータを与える。また、ラ
イトデータレジスタ３は診断ライトモードレジスタ８の
値が“１”のときホールドされる。

ＲＡＭＩはライトイネーブルレジスタ４の値により書込
み可能／不可能状態となり、レジスタ４の値が“１”の
とき書込み可能であり、“０”のとき不可能であるもの
とする。また、ライトイネーブルレジスタ４はオアゲー
ト１０の出力５２の値が“１“の時にホールドされる。

ライトパルス発生回路５はクロックが２回印加されると
信号線５７を介してＲＡＭ１に対してライトパルスを１
回供給する。リードデータレジスタ６には、診断リード
モードレジスタ９の出力５１の値が“１”のときＲＡＭ
Ｉの出力５８の値がセットさ、れる。

アドレス加算回路７はクロックが印加されることにより
アドレス値が＋１され、信号線５３を介してアドレスレ
ジスタ２にこのアドレス値を与える。

また、アドレス加算回路７は加算タイミング指示回路７
１と加算器７２とを有し、加算タイミング指示回路７１
は診断ライト時には２クロツク毎に、診断リード時には
１クロツク毎に、加算器７２に加算指示を与え、加算器
７２は加算指示を与えられた時のみ値を＋１する。

オアゲート１０の出力５２は診断ライトモードレジスタ
８の出力５０と診断リードモードレジスタ９の出力５１
のいずれかが“１”の時“１”となり、ライトイネーブ
ルレジスタ４の値をホールドする。

第３図はＲＡＭ１の診断ライトを行う手順を示すフロー
チャートである。まず最初に、診断ライトモードレジス
タ８に“１”、診断リードモードレジスタ９に“０°、
加算器７２に第１ワードのアドレス値を夫々スキャンイ
ンする。次に、ライトデータレジスタ３に書込みデータ
を、ライトイネーブルレジスタ４に“１２を夫々スキャ
ンインし、次にクロックを２回印加することにより、１
ワ一ド分の書込みを完了する。この後書込みを続ける場
合には、ステップ１０３〜１０５を繰り返す。

第５図はこの診断ライト実行時のタイムチャートである
。

第４図はＲＡＭＩの診断リードを行う手順を示すフロー
チャートである。まず最初に、診断ライトモードレジス
タ８に“Ｏ“、診断リードモードレジスタ９に“１”、
加算器７２に第１ワードのアドレス値、及びライトイネ
ーブルレジスタ４にａｏｌを夫々スキャンインする。次
にクロックを１回印加する。さらに次にもう１回クロッ
クを印加することにより、リードデータレジスタ６に読
出しデータを受取る。次にリードデータレジスタ６をス
キャンアウトし、１ワ一ド分データの読出しを完了する
。この後読出しを続ける場合には、ステップ１１５〜１
１Ｂを繰り返す。第６図はこの診断リード実行時のタイ
ムチャートである。

発明の詳細 な説明したように、本発明によれば、メモリ診断リード
ライト時にリード／ライト動作に従い、必要に応じてラ
イトデータレジスタ、ライトイネーブルレジスタの内容
を保持し、かっ１ワード診断リード／ライトする毎にア
ドレスレジスタの値を増加させることにより、複数ワー
ド連続的に診断リードライトする際に、１ワード毎のア
ドレスレジスタ再設定等を不要にし、その結果スキャン
イン動作に要する時間を短縮でき、高速にメモリを診断
リード／ライト動作できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は従来の
メモリ診断リード／ライト制御方式を示すブロック図、
第３図は本発明の実施例の診断ライト動作を示すフロー
チャート、第４図は本発明の実施例の診断リード動作を
示すフローチャート、第５図は診断ライト動作のタイム
チャート、第６図は診断リード動作のタイムチャートで
ある。 主要部分の符号の説明 １・・・・・・ＲＡＭ　（メモリ） ２・・・・・・アドレスレジスタ ３・・・・・・ライトデータレジスタ ６・・・・・・リードデータレジスタ ７・・・・・・アドレス加算回路 ８・・・・・・診断ライトモードレジスタ９・・・・・
・診断リードモードレジスタ８０・・・・・・スキャン
インアウト手段８１・・・・・・クロック供給手段

Claims (1)

【特許請求の範囲】
1. （１）メモリへの書込みデータを一時格納するライトデ
   ータレジスタと、前記メモリからの読出しデータを一時
   格納するリードデータレジスタと、前記メモリに対する
   アドレスを格納するアドレスレジスタと、前記アドレス
   レジスタの内容を動作クロックに同期してカウントアッ
   プ（ダウン）するアドレス加算手段と、書込み診断モー
   ド指示に応答して、前記アドレスレジスタへ書込みアド
   レスの初期値をロードすると共に前記ライトデータレジ
   スタへ書込みデータをロードする書込み制御手段と、読
   出し診断モード指示に応答して、前記アドレスレジスタ
   へ読出しアドレスの初期値をロードする読出し制御手段
   とを設け、書込み診断モード時には、前記書込み制御手
   段によるロード動作の後、前記動作クロックの歩進と前
   記書込みデータの前記ライトレジスタへのロードとを行
   い、読出し診断モード時には、前記読出し制御手段によ
   るロード動作の後、前記動作クロックの歩進と、前記リ
   ードデータレジスタからのデータ読出しとを行うように
   したことを特徴とするメモリ回路の診断制御方式。