JPS62165800A - 論理装置 - Google Patents
論理装置Info
- Publication number
- JPS62165800A JPS62165800A JP61006866A JP686686A JPS62165800A JP S62165800 A JPS62165800 A JP S62165800A JP 61006866 A JP61006866 A JP 61006866A JP 686686 A JP686686 A JP 686686A JP S62165800 A JPS62165800 A JP S62165800A
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- JP
- Japan
- Prior art keywords
- ram
- data
- address
- counter
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理回路及びＲＡＭを含む論理装置に関し
、特にそのテストを容易に行なえるものに関するもので
ある。
、特にそのテストを容易に行なえるものに関するもので
ある。
第３図は例えば特開昭５６−１６８２６９号公報に示さ
れた従来の論理回路及び記憶回路を含む装置のテスト回
路に関するものであり、以下にはその中のテスト対象の
一例としてＲＡＭを取り上げて説明する。
れた従来の論理回路及び記憶回路を含む装置のテスト回
路に関するものであり、以下にはその中のテスト対象の
一例としてＲＡＭを取り上げて説明する。
図において、１０１はテストの対象となるＲＡＭ、３０
２はＲＡＭのアドレス値を収納するアドレスレジスタ、
３０３はＲＡＭ内へ書き込む値を収納する入力データレ
ジスタ、３０４はＲＡＭから読み出される値を収納する
出力データレジスタ、３０５は論理回路のテスト時に使
用されるロジック系フリップフロップ、１１０はＲＡＭ
ｌ０Ｉを外部からコントロールするためのライトイネー
ブルコントロール端子である。また１０８，１０９はそ
れぞれスキャンイン、スキャンアウト用の端子である。
２はＲＡＭのアドレス値を収納するアドレスレジスタ、
３０３はＲＡＭ内へ書き込む値を収納する入力データレ
ジスタ、３０４はＲＡＭから読み出される値を収納する
出力データレジスタ、３０５は論理回路のテスト時に使
用されるロジック系フリップフロップ、１１０はＲＡＭ
ｌ０Ｉを外部からコントロールするためのライトイネー
ブルコントロール端子である。また１０８，１０９はそ
れぞれスキャンイン、スキャンアウト用の端子である。
次に動作について説明する。この従来の論理装置のテス
ト回路は、論理回路のテストに使用するスキャンイン、
スキャンアウト方式をメモリ回路のテストにも適用でき
るように機能を拡張したものである。
ト回路は、論理回路のテストに使用するスキャンイン、
スキャンアウト方式をメモリ回路のテストにも適用でき
るように機能を拡張したものである。
テスト時において、ＲＡＭｌ０Ｉへデータを書込む時に
は、アドレスレジスタ３ｏ２．入力データレジスタ３０
３へＲＡＭテストの対象となるアドレス値、データ値を
スキャンパスを利用して収納させ、ライトイネーブルコ
ントロール端子１１０を使ってＲＡＭｌ０Ｉをライトイ
ネーブルモードに設定しておくことによってＲＡＭｌ０
Ｉの所望のアドレスへデータを書込むことができる。
は、アドレスレジスタ３ｏ２．入力データレジスタ３０
３へＲＡＭテストの対象となるアドレス値、データ値を
スキャンパスを利用して収納させ、ライトイネーブルコ
ントロール端子１１０を使ってＲＡＭｌ０Ｉをライトイ
ネーブルモードに設定しておくことによってＲＡＭｌ０
Ｉの所望のアドレスへデータを書込むことができる。
次にＲＡＭｌ０Ｉからデータを読出す時には、ライトイ
ネーブルコントロール端子１１０を使ってＲＡＭｌ０Ｉ
をリードイネーブルモードに設定しておき、アドレスレ
ジスタ３０２にＲＡＭテストの対象となるアドレス値を
スキャンパスを利用して収納すれば、出力データレジス
タ３０４へＲＡＭ内の指定されたアドレスのデータが読
出される。そしてそのデータをシフトさせて、スキャン
アウトさせ、その出力値を調査することにより、ＲＡＭ
のテストを行なうことができる。
ネーブルコントロール端子１１０を使ってＲＡＭｌ０Ｉ
をリードイネーブルモードに設定しておき、アドレスレ
ジスタ３０２にＲＡＭテストの対象となるアドレス値を
スキャンパスを利用して収納すれば、出力データレジス
タ３０４へＲＡＭ内の指定されたアドレスのデータが読
出される。そしてそのデータをシフトさせて、スキャン
アウトさせ、その出力値を調査することにより、ＲＡＭ
のテストを行なうことができる。
従来の論理装置は、以上のように構成されているので、
ＲＡＭのテストに要するシフト回数が少なくて済むとさ
れているが、アドレス、入力データを変更する場合には
その都度アドレス、人力データ設定に必要なシフト回数
が必要であり、しかもアドレスレジスタ、人、出力デー
タレジスタの配置に制限がある、等の問題点があった。
ＲＡＭのテストに要するシフト回数が少なくて済むとさ
れているが、アドレス、入力データを変更する場合には
その都度アドレス、人力データ設定に必要なシフト回数
が必要であり、しかもアドレスレジスタ、人、出力デー
タレジスタの配置に制限がある、等の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、従来のものと比べ、アドレスレジスタ、人
、出力データレジスタの配置に制限がなくなり、しかも
より短時間でＲＡ Ｍのテストを行なうことができる論
理装置を得ることを目的とする。
れたもので、従来のものと比べ、アドレスレジスタ、人
、出力データレジスタの配置に制限がなくなり、しかも
より短時間でＲＡ Ｍのテストを行なうことができる論
理装置を得ることを目的とする。
この発明に係る論理装置は、従来のアドレスレジスタ、
入力データレジスタに代えてそれぞれアドレスカウンタ
、入力データカウンタを設け、又ＲＡＭから読出された
データと入力データカウンタの並列出力とを比較器を付
加するようにしたものである。
入力データレジスタに代えてそれぞれアドレスカウンタ
、入力データカウンタを設け、又ＲＡＭから読出された
データと入力データカウンタの並列出力とを比較器を付
加するようにしたものである。
この発明においては、アドレスカウンタは１クロツクで
次のアドレスを示し、又入力データカウンタは１クロツ
クで入力データを別のデータに変更するから、入力デー
タ、アドレスの変更に要する時間が短時間となる。また
ＲＡＭからのデータを読出す場合に、入力データカウン
タに書き込み時と同じ初期設定を行ない、かつアドレス
カウンタも同様な初期設定を行なえば、１クロツクでＲ
ＡＭ内の任意のアドレスから順次ＲＡＭテストを開始す
ることが可能となり、また各アドレスのテスＩ・は比較
器により１クロツクで実行される。
次のアドレスを示し、又入力データカウンタは１クロツ
クで入力データを別のデータに変更するから、入力デー
タ、アドレスの変更に要する時間が短時間となる。また
ＲＡＭからのデータを読出す場合に、入力データカウン
タに書き込み時と同じ初期設定を行ない、かつアドレス
カウンタも同様な初期設定を行なえば、１クロツクでＲ
ＡＭ内の任意のアドレスから順次ＲＡＭテストを開始す
ることが可能となり、また各アドレスのテスＩ・は比較
器により１クロツクで実行される。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による論理装置を示し、図におい
て、１０１はテストの対象となるＲＡＭ、１０２’ は
このＲＡＭのアドレスを示すところのアドレスカウンタ
、１０３′はＲＡＭに書き込むデータを送り出す入力デ
ータカウンタ、１０４は入力データカウンタ１０３°よ
り入力されたデータとＲＡＭｌ０Ｉから出力されるデー
タとを比較してＲＡＭのテストを行なう比較器、１０５
はスキャンパスモード時とＲＡＭテストモード時とのパ
スの切り換えを行なうセレクタ、１０６．１１２はスキ
ャンパスモード時にはオンされ、ＲＡＭテストモード時
にはオフされるスイッチで、１０８はスキャンイン端子
、１０９はスキャンアウト端子、１１０はライトイネー
ブルコントロール端子、１０７，１１１は論理回路のテ
ストのためのロジック系のフリップフロップ（フリップ
フロツブ回路）である。なおロジック系フリップフロッ
プは多数の状態記憶回路をシフトレジスタチェーンを構
成するように直列接続してなるものである。
図は本発明の一実施例による論理装置を示し、図におい
て、１０１はテストの対象となるＲＡＭ、１０２’ は
このＲＡＭのアドレスを示すところのアドレスカウンタ
、１０３′はＲＡＭに書き込むデータを送り出す入力デ
ータカウンタ、１０４は入力データカウンタ１０３°よ
り入力されたデータとＲＡＭｌ０Ｉから出力されるデー
タとを比較してＲＡＭのテストを行なう比較器、１０５
はスキャンパスモード時とＲＡＭテストモード時とのパ
スの切り換えを行なうセレクタ、１０６．１１２はスキ
ャンパスモード時にはオンされ、ＲＡＭテストモード時
にはオフされるスイッチで、１０８はスキャンイン端子
、１０９はスキャンアウト端子、１１０はライトイネー
ブルコントロール端子、１０７，１１１は論理回路のテ
ストのためのロジック系のフリップフロップ（フリップ
フロツブ回路）である。なおロジック系フリップフロッ
プは多数の状態記憶回路をシフトレジスタチェーンを構
成するように直列接続してなるものである。
第２図（ａ）は第１図でのスキャンパスモード時の状態
を示す図、第２図（′ｂ）は第１図でのＲＡＭテストモ
ード時の状態を示す図である。
を示す図、第２図（′ｂ）は第１図でのＲＡＭテストモ
ード時の状態を示す図である。
次に動作について説明する。
ＲＡＭのテストを行なうには、まずスイッチ１０６．１
１２、そしてセレクタ１０５を使って等価的に第２図（
ａｌの回路とし、スキャンバスモードにする。なお、こ
のモードではＲＡＭ以外の一般の論理回路のテストも行
なうことができる。
１２、そしてセレクタ１０５を使って等価的に第２図（
ａｌの回路とし、スキャンバスモードにする。なお、こ
のモードではＲＡＭ以外の一般の論理回路のテストも行
なうことができる。
このスキャンバスモードにおいて、スキャンイン端子１
０８からアドレスカウンタ１０２．入力データカウンタ
１０３へ初期設定のデータを送り込む。この時、ＲＡＭ
ｌ０Ｉも実際には動作しているが、セレクタ１０５のと
ころで切り離されて切替えてスキャンパスモードからＲ
ＡＭテストモードへとモードを変更する（第２図（ｂ）
）。
０８からアドレスカウンタ１０２．入力データカウンタ
１０３へ初期設定のデータを送り込む。この時、ＲＡＭ
ｌ０Ｉも実際には動作しているが、セレクタ１０５のと
ころで切り離されて切替えてスキャンパスモードからＲ
ＡＭテストモードへとモードを変更する（第２図（ｂ）
）。
この状態で、ライトイネーブルコントロール端子１１０
を使ってＲＡＭをライトイネーブル状態にし、スキャン
バスモード時と同じクロックで動作させてやれば、アド
レスカウンタ１０２はクロックごとにカウントアツプさ
れ、初期設定されたアドレス値から順次次のアドレスを
指定していく。
を使ってＲＡＭをライトイネーブル状態にし、スキャン
バスモード時と同じクロックで動作させてやれば、アド
レスカウンタ１０２はクロックごとにカウントアツプさ
れ、初期設定されたアドレス値から順次次のアドレスを
指定していく。
一方、入力データカウンタ１０３もクロックごとにカウ
ントアツプブされていくため各アドレス△。
ントアツプブされていくため各アドレス△。
異なるデータを入力していくことができる。
次に上述の動作と同様にして、スキャンバスモードに切
替えアドレスカウンタ１０２．入力データカウンタ１０
３に、ＲＡＭｌ０Ｉへのデータの書き込み時の初期設定
の値と同じ値を入力する。
替えアドレスカウンタ１０２．入力データカウンタ１０
３に、ＲＡＭｌ０Ｉへのデータの書き込み時の初期設定
の値と同じ値を入力する。
入力終了後、再びＲＡＭテストモードに切り換え、ライ
トイネーブルコントロール端子を使ってＲＡＭをリード
イネーブル状態にする。そうすると、クロックごとにＲ
ＡＭｌ０Ｉから、アドレスカウンタ１０２で指定された
アドレスのデータが出力され、比較器１０４の一方の入
力データとして送られる。
トイネーブルコントロール端子を使ってＲＡＭをリード
イネーブル状態にする。そうすると、クロックごとにＲ
ＡＭｌ０Ｉから、アドレスカウンタ１０２で指定された
アドレスのデータが出力され、比較器１０４の一方の入
力データとして送られる。
又、同時に入力データカウンタ１０３からもその時のア
ドレスカウンタ１０２で指定されたアドレスに収納され
ているべきデータが比較器１０４に、もう一方の入力デ
ータとして送られる。比較器１０４ではこれら２つのデ
ータを各ビットごとに比較して、その判定結果を、出力
する。こうして判定された結果は直接、あるいは後段の
ロジック系のフリソブフロフブを通ってスキャンアウト
され、外部へ出力される。
ドレスカウンタ１０２で指定されたアドレスに収納され
ているべきデータが比較器１０４に、もう一方の入力デ
ータとして送られる。比較器１０４ではこれら２つのデ
ータを各ビットごとに比較して、その判定結果を、出力
する。こうして判定された結果は直接、あるいは後段の
ロジック系のフリソブフロフブを通ってスキャンアウト
され、外部へ出力される。
以上のように、この発明に係る論理装置によれば、アド
レスレジスタ、入力データレジスタをカウンタ構成にし
、又ＲＡＭの出力データと入力データレジスタの並列出
力データを比較する装置を付加した結果、短時間でＲＡ
Ｍのテストを行なうことができ、又、アドレスレジスタ
、入力データレジスタの配置の制限がなくなるため、論
理装置の設計において、自由度が高くなるという効果が
ある。
レスレジスタ、入力データレジスタをカウンタ構成にし
、又ＲＡＭの出力データと入力データレジスタの並列出
力データを比較する装置を付加した結果、短時間でＲＡ
Ｍのテストを行なうことができ、又、アドレスレジスタ
、入力データレジスタの配置の制限がなくなるため、論
理装置の設計において、自由度が高くなるという効果が
ある。
図ｆａ）は第１図の装置におけるＲＡＭ以外の回路の試
験及びＲＡＭのアドレス、入力データ初期設定を行なう
場合の説明図、第２図（ｂ）は第１図の装置におけるＲ
ＡＭの試験を行なう場合の説明図、第３図は従来の論理
装置内のシフトレジスタチェーンの結線を示す図である
。 図において、１０１はＲＡＭ、１０２はアドレスカウン
タ、１０３は入力データカウンタ、１０４は比較器（比
較手段）、１０５はセレクタ、１０６．１１２はスイッ
チ、１０７，１１１，３０５はロジック系フリップフロ
フブ、１０８はスキャンバス入力端子、１０９はスキャ
ンバス出力端子、１１０はＲＡＭのり一ド／ライト制限
入力端子、３０２はアドレスレジスタ、３０３は入力デ
ータレジスタ、３０４は出力データレジスタを示す。
験及びＲＡＭのアドレス、入力データ初期設定を行なう
場合の説明図、第２図（ｂ）は第１図の装置におけるＲ
ＡＭの試験を行なう場合の説明図、第３図は従来の論理
装置内のシフトレジスタチェーンの結線を示す図である
。 図において、１０１はＲＡＭ、１０２はアドレスカウン
タ、１０３は入力データカウンタ、１０４は比較器（比
較手段）、１０５はセレクタ、１０６．１１２はスイッ
チ、１０７，１１１，３０５はロジック系フリップフロ
フブ、１０８はスキャンバス入力端子、１０９はスキャ
ンバス出力端子、１１０はＲＡＭのり一ド／ライト制限
入力端子、３０２はアドレスレジスタ、３０３は入力デ
ータレジスタ、３０４は出力データレジスタを示す。
Claims (1)
- （１）論理回路及びＲＡＭを有する論理装置において、 相互に直列接続されその並列出力が上記ＲＡＭのアドレ
ス入力端子及びデータ入力端子に接続された、それぞれ
初期設定可能なアドレスカウンタ及び入力データカウン
タと、 該入力データカウンタの並列出力と上記ＲＡＭの出力と
を比較する比較手段と、 上記入力データカウンタの直列出力と上記比較手段とを
選択出力するためのセレクタと、 上記アドレスカウンタの直列入力とテストデータ入力端
子間または上記セレクタの出力とテストデータ出力端子
間のいずれか一方に設けられた、上記論理回路テスト用
のフリップフロップ回路とを備えたことを特徴とする論
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006866A JPS62165800A (ja) | 1986-01-16 | 1986-01-16 | 論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006866A JPS62165800A (ja) | 1986-01-16 | 1986-01-16 | 論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165800A true JPS62165800A (ja) | 1987-07-22 |
Family
ID=11650160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006866A Pending JPS62165800A (ja) | 1986-01-16 | 1986-01-16 | 論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127153A (ja) * | 1989-10-12 | 1991-05-30 | Koufu Nippon Denki Kk | メモリ回路の診断制御方式 |
-
1986
- 1986-01-16 JP JP61006866A patent/JPS62165800A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127153A (ja) * | 1989-10-12 | 1991-05-30 | Koufu Nippon Denki Kk | メモリ回路の診断制御方式 |
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