JPH04337484A - スキャンテスト方式 - Google Patents
スキャンテスト方式Info
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- JPH04337484A JPH04337484A JP3107464A JP10746491A JPH04337484A JP H04337484 A JPH04337484 A JP H04337484A JP 3107464 A JP3107464 A JP 3107464A JP 10746491 A JP10746491 A JP 10746491A JP H04337484 A JPH04337484 A JP H04337484A
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- 238000012360 testing method Methods 0.000 title claims abstract description 43
- 238000010998 test method Methods 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はスキャンテスト方式に関
し、特に半導体集積回路等の論理装置を試験する際に、
この論理装置内部のフリップフロップの内容を外部から
書き込み又は外部に読み出して試験するためのスキャン
テスト方式に関するものである。
し、特に半導体集積回路等の論理装置を試験する際に、
この論理装置内部のフリップフロップの内容を外部から
書き込み又は外部に読み出して試験するためのスキャン
テスト方式に関するものである。
【０００２】
【従来の技術】従来のスキャンテスト方式、特に、半導
体集積回路等の試験に用いられるスキャンテスト方式は
、図３に示すように、この論理装置内部のフリップフロ
ップ１、２、３、４をシリアルに接続して１本のパスを
構成し、又はシリアルに接続した１本のパスを分断しパ
ラレルにした複数のパスを構成し、テスト時に、シフト
コントロール信号５を“１”とすることによってこのパ
スを活性化し、その後、クロック信号７を供給してスキ
ャンさせることにより、スキャンシフトイン６から任意
の論理値を各フリップフロップに書き込んだり、又はそ
の内容をスキャンアウト出力８から読み出す。そして、
こうして読み出された論理値の列が、各ビット毎に予め
定められた期待値と照合されて、この論理装置の動作が
正常か否かがテストされる。
体集積回路等の試験に用いられるスキャンテスト方式は
、図３に示すように、この論理装置内部のフリップフロ
ップ１、２、３、４をシリアルに接続して１本のパスを
構成し、又はシリアルに接続した１本のパスを分断しパ
ラレルにした複数のパスを構成し、テスト時に、シフト
コントロール信号５を“１”とすることによってこのパ
スを活性化し、その後、クロック信号７を供給してスキ
ャンさせることにより、スキャンシフトイン６から任意
の論理値を各フリップフロップに書き込んだり、又はそ
の内容をスキャンアウト出力８から読み出す。そして、
こうして読み出された論理値の列が、各ビット毎に予め
定められた期待値と照合されて、この論理装置の動作が
正常か否かがテストされる。
【０００３】
【発明が解決しようとする課題】しかしながら、前記従
来のスキャンテスト方式においては、各々のフリップフ
ロップは、任意の論理値を書き込む回数、又はその内容
を読み出す回数が互いに異なっており、この各フリップ
フロップが１本のパス中で不規則に混ざって接続配置さ
れているため、フリップフロップが配置されているパス
中の位置によっては、テストのためにフリップフロップ
に入力するクロック数が増大する。例えば、任意の論理
値を書き込む回数が多いフリップフロップ回路がパス中
で最後尾に配置されている場合には、任意の論理値を書
き込んでテストするためには少なくともそのフリップフ
ロップの前部に接続されているフリップフロップの数だ
けクロックを入力する必要があり、このためテスト時間
がそれだけ長くなるという欠点があった。また、内容を
読み出す回数が多いフリップフロップがパス中で初頭に
配置されている場合には、その内容を読み出すためには
少なくともそのフリップフロップの後部に接続されてい
るフリップフロップの数だけクロックを入力する必要が
あった。
来のスキャンテスト方式においては、各々のフリップフ
ロップは、任意の論理値を書き込む回数、又はその内容
を読み出す回数が互いに異なっており、この各フリップ
フロップが１本のパス中で不規則に混ざって接続配置さ
れているため、フリップフロップが配置されているパス
中の位置によっては、テストのためにフリップフロップ
に入力するクロック数が増大する。例えば、任意の論理
値を書き込む回数が多いフリップフロップ回路がパス中
で最後尾に配置されている場合には、任意の論理値を書
き込んでテストするためには少なくともそのフリップフ
ロップの前部に接続されているフリップフロップの数だ
けクロックを入力する必要があり、このためテスト時間
がそれだけ長くなるという欠点があった。また、内容を
読み出す回数が多いフリップフロップがパス中で初頭に
配置されている場合には、その内容を読み出すためには
少なくともそのフリップフロップの後部に接続されてい
るフリップフロップの数だけクロックを入力する必要が
あった。
【０００４】本発明の目的は、前記の従来の欠点を除去
し、従来よりも少ないクロック数でテストを行い得て、
短時間でテストを完了し得るようにしたスキャンテスト
方式を提供することにある。
し、従来よりも少ないクロック数でテストを行い得て、
短時間でテストを完了し得るようにしたスキャンテスト
方式を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
め、本発明では、スキャンパス中での各フリップフロッ
プの配置位置を特定することとする。
め、本発明では、スキャンパス中での各フリップフロッ
プの配置位置を特定することとする。
【０００６】つまり、請求項１記載の発明のスキャンテ
スト方式の構成は、論理装置の試験に際し、コントロー
ル信号により内部のフリップフロップ回路をシフトレジ
スタ状に直列に接続するパスを活性化させ、クロック信
号を入力してシフトを行わせるスキャンテスト方式にお
いて、前記パスの中のフリップフロップ回路は、そのパ
ス中での配置位置が論理装置の試験のための使用頻度に
応じて選択されて前記パス中に配置される構成としてい
る。
スト方式の構成は、論理装置の試験に際し、コントロー
ル信号により内部のフリップフロップ回路をシフトレジ
スタ状に直列に接続するパスを活性化させ、クロック信
号を入力してシフトを行わせるスキャンテスト方式にお
いて、前記パスの中のフリップフロップ回路は、そのパ
ス中での配置位置が論理装置の試験のための使用頻度に
応じて選択されて前記パス中に配置される構成としてい
る。
【０００７】また、請求項２記載の発明では、請求項１
記載のスキャンテスト方式において、シフトレジスタ状
に直列に接続するパス中での配置を特定し、論理装置の
試験のための使用頻度が大きいフリップフロップ回路を
、フリップフロップ回路のスキャンパス入力信号の供給
源側に位置させる構成としている。
記載のスキャンテスト方式において、シフトレジスタ状
に直列に接続するパス中での配置を特定し、論理装置の
試験のための使用頻度が大きいフリップフロップ回路を
、フリップフロップ回路のスキャンパス入力信号の供給
源側に位置させる構成としている。
【０００８】さらに、請求項３記載の発明では、請求項
１記載のスキャンテスト方式において、テストパス中で
の配置を前記とは異なるものに特定し、論理装置の試験
のための使用頻度が小さいフリップフロップ回路を、フ
リップフロップ回路のスキャンパス出力の最後尾側に位
置させる構成としている。
１記載のスキャンテスト方式において、テストパス中で
の配置を前記とは異なるものに特定し、論理装置の試験
のための使用頻度が小さいフリップフロップ回路を、フ
リップフロップ回路のスキャンパス出力の最後尾側に位
置させる構成としている。
【０００９】加えて、請求項４記載の発明では、請求項
１記載のスキャンテスト方式において、パス中での配置
を更に特定し、論理装置の試験のための使用頻度が大き
いフリップフロップ回路と、論理装置の試験のための使
用頻度が小さいフリップフロップ回路とに群分けして配
置する構成としている。
１記載のスキャンテスト方式において、パス中での配置
を更に特定し、論理装置の試験のための使用頻度が大き
いフリップフロップ回路と、論理装置の試験のための使
用頻度が小さいフリップフロップ回路とに群分けして配
置する構成としている。
【００１０】また、請求項５記載の発明では、前記請求
項４記載のスキャンテスト方式において、シフトを行わ
せるクロック信号を、論理装置の試験のための使用頻度
が大きいフリップフロップ回路群と、使用頻度が小さい
フリップフロップ回路群とで分離する構成としている。
項４記載のスキャンテスト方式において、シフトを行わ
せるクロック信号を、論理装置の試験のための使用頻度
が大きいフリップフロップ回路群と、使用頻度が小さい
フリップフロップ回路群とで分離する構成としている。
【００１１】さらに、請求項６記載の発明では、前記請
求項５記載のスキャンテスト方式において、論理装置の
試験のための使用頻度が大きいフリップフロップ回路群
と使用頻度が小さいフリップフロップ回路群のシフトを
行わせるクロック信号を、ゲート回路により分離する構
成としている。
求項５記載のスキャンテスト方式において、論理装置の
試験のための使用頻度が大きいフリップフロップ回路群
と使用頻度が小さいフリップフロップ回路群のシフトを
行わせるクロック信号を、ゲート回路により分離する構
成としている。
【００１２】加えて、請求項７記載の発明では、前記請
求項６記載のスキャンテスト方式において、ゲート回路
を、使用頻度が小さいフリップフロップ回路群へのシフ
トを行わせるクロック信号の供給を制御するように構成
している。
求項６記載のスキャンテスト方式において、ゲート回路
を、使用頻度が小さいフリップフロップ回路群へのシフ
トを行わせるクロック信号の供給を制御するように構成
している。
【００１３】
【作用】前記の構成により、請求項１〜請求項４記載の
発明では、フリップフロップ回路は、そのパス中の配置
位置が、論理装置の試験のための使用頻度に応じて選択
されていて、その使用頻度が大きい（つまり、外部デー
タをスキャンインしてセットする頻度が大きい）フリッ
プフロップ回路がスキャンパス入力信号の供給源側に位
置したり、その使用頻度が小さい（つまり、フリップフ
ロップの内容を外部にシフトアウトする頻度が大きい）
フリップフロップ回路がスキャンパス出力の最後尾側に
位置するので、少ないクロック数で任意の論理値を書き
込むことが可能になると共に、少ないクロック数でフリ
ップフロップの内容を読み出すことができる。
発明では、フリップフロップ回路は、そのパス中の配置
位置が、論理装置の試験のための使用頻度に応じて選択
されていて、その使用頻度が大きい（つまり、外部デー
タをスキャンインしてセットする頻度が大きい）フリッ
プフロップ回路がスキャンパス入力信号の供給源側に位
置したり、その使用頻度が小さい（つまり、フリップフ
ロップの内容を外部にシフトアウトする頻度が大きい）
フリップフロップ回路がスキャンパス出力の最後尾側に
位置するので、少ないクロック数で任意の論理値を書き
込むことが可能になると共に、少ないクロック数でフリ
ップフロップの内容を読み出すことができる。
【００１４】また、請求項５〜請求項７記載の発明では
、論理装置の試験のための使用頻度が大きいフリップフ
ロップ回路群に対してクロック信号が供給されることに
より、これ等フロップフロップ回路への論理値の書き込
みが行われると共に、使用頻度が小さいフリップフロッ
プ回路群に対して他系統のクロック信号が供給されるこ
とにより、これ等フロップフロップ回路の内容が読み出
されて、論理回路の書き込みと内容の読み出しとを独立
して行うことができる。
、論理装置の試験のための使用頻度が大きいフリップフ
ロップ回路群に対してクロック信号が供給されることに
より、これ等フロップフロップ回路への論理値の書き込
みが行われると共に、使用頻度が小さいフリップフロッ
プ回路群に対して他系統のクロック信号が供給されるこ
とにより、これ等フロップフロップ回路の内容が読み出
されて、論理回路の書き込みと内容の読み出しとを独立
して行うことができる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１６】図１は本発明の一実施例を示すブロック図
である。同図に示すスキャンテスト方式は、４個のフリ
ップフロップ１１〜１４、オア回路１９、及びアンド回
路２０を含んでいる。
である。同図に示すスキャンテスト方式は、４個のフリ
ップフロップ１１〜１４、オア回路１９、及びアンド回
路２０を含んでいる。
【００１７】これらは、論理装置としての一つの半導体
集積回路中に組み込まれた諸要素を示し、特にフリップ
フロップ１１〜１４は、通常においては、それぞれ図１
に示すものとは異なった入力及び出力が接続されて動作
しており、ある動作点においてその内容をチェックした
い場合に、スキャンパスを構成して内容を外部にシフト
アウトし、又は必要に応じて外部データをシフトインし
てセットできるようにしたフリップフロップである。
集積回路中に組み込まれた諸要素を示し、特にフリップ
フロップ１１〜１４は、通常においては、それぞれ図１
に示すものとは異なった入力及び出力が接続されて動作
しており、ある動作点においてその内容をチェックした
い場合に、スキャンパスを構成して内容を外部にシフト
アウトし、又は必要に応じて外部データをシフトインし
てセットできるようにしたフリップフロップである。
【００１８】図１に示す実施例においては、このような
全てのフリップフロップ１１〜１４のうち、外部データ
をシフトインしてセットする頻度が大きい（論理装置の
試験のための使用頻度が大きい）フリップフロップ１１
、１２と、フリップフロップの内容を外部にシフトアウ
トする頻度の大きい（論理装置の試験のための使用頻度
が小さい）フリップフロップ１３、１４とに群分けし、
前者の使用頻度の大きいフリップフロップ１１、１２を
フリップフロップのスキャンパス入力信号の供給源１６
側（シフトイン側）に、後者の使用頻度の小さいフリッ
プフロップ１３、１４をフリップフロップのスキャンパ
ス出力の最後尾１８側（シフトアウト側）に各々位置す
るように直列に配置し、接続して、シフトパスを構成し
ている。オア回路１９を介したクロック信号１７は、前
記使用頻度の大きいフリップフロップ１１、１２に直接
供給されると共に、アンド回路２０を介して使用頻度の
小さいフリップフロップ１３、１４に供給される。
全てのフリップフロップ１１〜１４のうち、外部データ
をシフトインしてセットする頻度が大きい（論理装置の
試験のための使用頻度が大きい）フリップフロップ１１
、１２と、フリップフロップの内容を外部にシフトアウ
トする頻度の大きい（論理装置の試験のための使用頻度
が小さい）フリップフロップ１３、１４とに群分けし、
前者の使用頻度の大きいフリップフロップ１１、１２を
フリップフロップのスキャンパス入力信号の供給源１６
側（シフトイン側）に、後者の使用頻度の小さいフリッ
プフロップ１３、１４をフリップフロップのスキャンパ
ス出力の最後尾１８側（シフトアウト側）に各々位置す
るように直列に配置し、接続して、シフトパスを構成し
ている。オア回路１９を介したクロック信号１７は、前
記使用頻度の大きいフリップフロップ１１、１２に直接
供給されると共に、アンド回路２０を介して使用頻度の
小さいフリップフロップ１３、１４に供給される。
【００１９】オア回路１９の他方の入力には、記号２１
で示すスキャンクロック制御信号１が供給され、またア
ンド回路２０の他方の入力には、記号２２で示すスキャ
ンクロック制御信号２が供給されている。この結果、ク
ロック信号、スキャンクロック制御信号１とオア回路１
９のゲートオン、ゲートオフとの関係、スキャンクロッ
ク制御信号２とアンド回路２０のゲートオン、ゲートオ
フとの関係は、図２に示すようになる。すなわち、スキ
ャンクロック制御信号１が“０”で且つスキャンクロッ
ク制御信号２が“１”のときには、フリップフロップ１
３、１４にオア回路１９を介したそのままのクロック信
号が供給され、クロック信号が“０”でかつスキャンク
ロック制御信号２が“１”のときには、フリップフロッ
プ１３、１４にオア回路１９を介したそのままのスキャ
ンクロック制御信号１が供給される。また、スキャンク
ロック制御信号２が“０”のときはゲート回路２０がゲ
ートオフになり、フリップフロップ１３、１４にクロッ
ク信号は供給されない。
で示すスキャンクロック制御信号１が供給され、またア
ンド回路２０の他方の入力には、記号２２で示すスキャ
ンクロック制御信号２が供給されている。この結果、ク
ロック信号、スキャンクロック制御信号１とオア回路１
９のゲートオン、ゲートオフとの関係、スキャンクロッ
ク制御信号２とアンド回路２０のゲートオン、ゲートオ
フとの関係は、図２に示すようになる。すなわち、スキ
ャンクロック制御信号１が“０”で且つスキャンクロッ
ク制御信号２が“１”のときには、フリップフロップ１
３、１４にオア回路１９を介したそのままのクロック信
号が供給され、クロック信号が“０”でかつスキャンク
ロック制御信号２が“１”のときには、フリップフロッ
プ１３、１４にオア回路１９を介したそのままのスキャ
ンクロック制御信号１が供給される。また、スキャンク
ロック制御信号２が“０”のときはゲート回路２０がゲ
ートオフになり、フリップフロップ１３、１４にクロッ
ク信号は供給されない。
【００２０】次に、図１に示す実施例の集積回路の試験
を以下に説明する。
を以下に説明する。
【００２１】通常動作状態として予め定められているテ
スト信号をこの集積回路の必要な入力（図示せず）に加
えた後、シフトコントロール信号１５を“１”とするこ
とによって、この集積回路をテストモードに変更し、こ
れによって前述のスキャンパスを活性化する。しかる後
にクロック信号１７を供給することによって、先ずスキ
ャンシフトイン１６からテスト信号を書き込み、次にス
キャンアウト出力１８から外部に取出し、これを予め求
められている期待値と比較することによって内部のそれ
ぞれのフリップフロップ１１〜１４が正しい論理値を保
持していたか否かをチェックする。
スト信号をこの集積回路の必要な入力（図示せず）に加
えた後、シフトコントロール信号１５を“１”とするこ
とによって、この集積回路をテストモードに変更し、こ
れによって前述のスキャンパスを活性化する。しかる後
にクロック信号１７を供給することによって、先ずスキ
ャンシフトイン１６からテスト信号を書き込み、次にス
キャンアウト出力１８から外部に取出し、これを予め求
められている期待値と比較することによって内部のそれ
ぞれのフリップフロップ１１〜１４が正しい論理値を保
持していたか否かをチェックする。
【００２２】以上の試験では、通常のスキャンパスとし
て機能させるときには、スキャンクロック制御信号１を
“０”に、かつスキャンクロック制御信号２を“１”に
設定してクロック信号が加えられる。
て機能させるときには、スキャンクロック制御信号１を
“０”に、かつスキャンクロック制御信号２を“１”に
設定してクロック信号が加えられる。
【００２３】また、必要に応じて外部データをシフトイ
ンしてセットするときであって、フリップフロップ１３
、１４のスキャンアウト出力を変更せず保持した状態で
、フリップフロップ１１、１２にテスト信号の書き込み
を行う場合には、スキャンクロック制御信号１を“０”
に、かつスキャンクロック制御信号２を“０”に設定し
てクロック信号が加えられる。
ンしてセットするときであって、フリップフロップ１３
、１４のスキャンアウト出力を変更せず保持した状態で
、フリップフロップ１１、１２にテスト信号の書き込み
を行う場合には、スキャンクロック制御信号１を“０”
に、かつスキャンクロック制御信号２を“０”に設定し
てクロック信号が加えられる。
【００２４】さらに、必要に応じて内容を外部にシフト
アウトするときであって、フリップフロップ１１、１２
のスキャンアウト出力を変更せず保持した状態で、フリ
ップフロップ１３、１４の内容の読み出しを行う場合に
は、クロック信号１７を“０”に、かつスキャンクロッ
ク制御信号２を“１”に設定しつつ、スキャンクロック
制御信号１にクロック状の信号が供給される。
アウトするときであって、フリップフロップ１１、１２
のスキャンアウト出力を変更せず保持した状態で、フリ
ップフロップ１３、１４の内容の読み出しを行う場合に
は、クロック信号１７を“０”に、かつスキャンクロッ
ク制御信号２を“１”に設定しつつ、スキャンクロック
制御信号１にクロック状の信号が供給される。
【００２５】したがって、本実施例によれば、論理装置
の試験のための使用頻度によってフリップフロップ１１
〜１４のパス中での配置位置を選択し、その使用頻度が
大きいフリップフロップ１１、１２と使用頻度の小さい
フリップフロップ１３、１４とに群分けして、前者をシ
フトイン側に配置し、後者をシフトアウト側に配置して
いるので、少ないクロック数で外部データをシフトイン
してセットすることができるとともに、少ないクロック
数で内容を外部にシフトアウトすることができる。
の試験のための使用頻度によってフリップフロップ１１
〜１４のパス中での配置位置を選択し、その使用頻度が
大きいフリップフロップ１１、１２と使用頻度の小さい
フリップフロップ１３、１４とに群分けして、前者をシ
フトイン側に配置し、後者をシフトアウト側に配置して
いるので、少ないクロック数で外部データをシフトイン
してセットすることができるとともに、少ないクロック
数で内容を外部にシフトアウトすることができる。
【００２６】また、オア回路１９とアンド回路２０の両
ゲート回路によって、クロック信号１７が２つに群分け
して分離され、その一方のクロック信号が外部データを
シフトインしてセットする頻度が大きいフリップフロッ
プ１１、１２に供給され、他方のクロック信号がフリッ
プフロップの内容を外部にシフトアウトする頻度の大き
いフリップフロップ１３、１４に供給されるので、相互
でフリップフロップの内容を不必要に乱さないように、
それぞれの必要に応じて独立にクロック信号の供給が可
能である。
ゲート回路によって、クロック信号１７が２つに群分け
して分離され、その一方のクロック信号が外部データを
シフトインしてセットする頻度が大きいフリップフロッ
プ１１、１２に供給され、他方のクロック信号がフリッ
プフロップの内容を外部にシフトアウトする頻度の大き
いフリップフロップ１３、１４に供給されるので、相互
でフリップフロップの内容を不必要に乱さないように、
それぞれの必要に応じて独立にクロック信号の供給が可
能である。
【００２７】従って、本実施例によれば、従来例に比較
して、加えるクロック数が少なくてチェックが完了する
ので、短時間でテストを行い得る。
して、加えるクロック数が少なくてチェックが完了する
ので、短時間でテストを行い得る。
【００２８】
【発明の効果】以上の実施例から明らかのように、請求
項１〜請求項４記載の発明のスキャンテスト方式によれ
ば、少ないクロック数でもって任意の論理値を書き込む
ことができると共に、少ないクロック数でもって内部デ
ータの読み出しが可能となる等、少ないクロック数で論
理装置の試験を行うことができ、短時間で効果的に試験
を行えるスキャンテスト方式を提供できる。
項１〜請求項４記載の発明のスキャンテスト方式によれ
ば、少ないクロック数でもって任意の論理値を書き込む
ことができると共に、少ないクロック数でもって内部デ
ータの読み出しが可能となる等、少ないクロック数で論
理装置の試験を行うことができ、短時間で効果的に試験
を行えるスキャンテスト方式を提供できる。
【００２９】また、請求項５〜請求項７記載の発明によ
れば、論理装置の試験のための使用頻度によって分離し
たフリップフロップ回路群別にクロック信号を独立して
供給したので、フリップフロップ回路群別にその内容を
不必要に乱さないようにしながら、所定のフリップフロ
ップ回路群の論理値の書き込み又は内容の読出しが可能
である。
れば、論理装置の試験のための使用頻度によって分離し
たフリップフロップ回路群別にクロック信号を独立して
供給したので、フリップフロップ回路群別にその内容を
不必要に乱さないようにしながら、所定のフリップフロ
ップ回路群の論理値の書き込み又は内容の読出しが可能
である。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示す実施例におけるスキャンクロック制
御信号とゲート回路のゲートオン／ゲートオフとの関係
を示す動作説明図である。
御信号とゲート回路のゲートオン／ゲートオフとの関係
を示す動作説明図である。
【図３】従来のスキャンテスト方式の一例を示すブロッ
ク図である。
ク図である。
Claims (7)
- 【請求項１】論理装置の試験に際し、コントロール信号
により内部のフリップフロップ回路をシフトレジスタ状
に直列に接続するパスを活性化させ、クロック信号を入
力してシフトを行わせるスキャンテスト方式において、
前記パスの中のフリップフロップ回路は、パス中の配置
位置が論理装置の試験のための使用頻度に応じて選択さ
れて前記パス中に配置されることを特徴とするスキャン
テスト方式。 - 【請求項２】シフトレジスタ状に直列に接続するパス中
での配置は、論理装置の試験のための使用頻度が大きい
フリップフロップ回路が、フリップフロップ回路のスキ
ャンパス入力信号の供給源側に位置することを特徴とす
る請求項１記載のスキャンテスト方式。 - 【請求項３】シフトレジスタ状に直列に接続するパス中
での配置は、論理装置の試験のための使用頻度が小さい
フリップフロップ回路が、フリップフロップ回路のスキ
ャンパス出力の最後尾側に位置することを特徴とする請
求項１記載のスキャンテスト方式。 - 【請求項４】シフトレジスタ状に直列に接続するパス中
での配置は、論理装置の試験のための使用頻度が大きい
フリップフロップ回路と、論理装置の試験のための使用
頻度が小さいフリップフロップ回路とに群分けされるこ
とを特徴とする請求項１記載のスキャンテスト方式。 - 【請求項５】シフトを行わせるクロック信号は、論理装
置の試験のための使用頻度が大きいフリップフロップ回
路群と、使用頻度が小さいフリップフロップ回路群とで
分離されることを特徴とする請求項４記載のスキャンテ
スト方式。 - 【請求項６】論理装置の試験のための使用頻度が大きい
フリップフロップ回路群と使用頻度が小さいフリップフ
ロップ回路群のシフトを行わせるクロック信号は、ゲー
ト回路により分離されることを特徴とする請求項５記載
のスキャンテスト方式。 - 【請求項７】ゲート回路は、使用頻度が小さいフリップ
フロップ回路群へのシフトを行わせるクロック信号の供
給を制御するように構成されていることを特徴とする請
求項６記載のスキャンテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107464A JPH04337484A (ja) | 1991-05-13 | 1991-05-13 | スキャンテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107464A JPH04337484A (ja) | 1991-05-13 | 1991-05-13 | スキャンテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337484A true JPH04337484A (ja) | 1992-11-25 |
Family
ID=14459853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107464A Pending JPH04337484A (ja) | 1991-05-13 | 1991-05-13 | スキャンテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337484A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193082A (ja) * | 1985-02-21 | 1986-08-27 | Nec Corp | Ｌｓｉのスキヤンパス方式 |
-
1991
- 1991-05-13 JP JP3107464A patent/JPH04337484A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61193082A (ja) * | 1985-02-21 | 1986-08-27 | Nec Corp | Ｌｓｉのスキヤンパス方式 |
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