JPH02140860A - 中央処理装置間通信命令制御方式 - Google Patents
中央処理装置間通信命令制御方式Info
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- JPH02140860A JPH02140860A JP63293694A JP29369488A JPH02140860A JP H02140860 A JPH02140860 A JP H02140860A JP 63293694 A JP63293694 A JP 63293694A JP 29369488 A JP29369488 A JP 29369488A JP H02140860 A JPH02140860 A JP H02140860A
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- 238000000034 method Methods 0.000 claims description 17
- 238000004891 communication Methods 0.000 claims description 7
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- 239000013256 coordination polymer Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
中央処理装置間通信命令（ＳＩＧＰ命令）の制御方式に
関し、 信号線の数の削減と、合理的な優先権の付与の実現を目
的とし、 Ｓ ＩＧＰ命令の実行に係る情報をデータバスを用いて
送受信する手段と、ＳＩＧＰ命令の優先順位を決定する
第１、第２の優先順位決定回路と、各優先順位決定回路
によって選択された装置のＩＤと処理を実行中であるこ
とを表示する手段を設けると共に、前記、第１、第２の
優先順位決定回路に、処理の実行中に他の装置からの応
答リクエストが来たときその応答信号のデータ転送期間
を計数する手段と応答リクエストを示すトリガ信号を保
持する手段と、応答信号の有効な期間の間、優先順位決
定の論理を切り替える手段を設けることにより構成する
。
関し、 信号線の数の削減と、合理的な優先権の付与の実現を目
的とし、 Ｓ ＩＧＰ命令の実行に係る情報をデータバスを用いて
送受信する手段と、ＳＩＧＰ命令の優先順位を決定する
第１、第２の優先順位決定回路と、各優先順位決定回路
によって選択された装置のＩＤと処理を実行中であるこ
とを表示する手段を設けると共に、前記、第１、第２の
優先順位決定回路に、処理の実行中に他の装置からの応
答リクエストが来たときその応答信号のデータ転送期間
を計数する手段と応答リクエストを示すトリガ信号を保
持する手段と、応答信号の有効な期間の間、優先順位決
定の論理を切り替える手段を設けることにより構成する
。
［産業上の利用分野］
本発明は、複数の中央処理装置（以下ＣＰＵとも言う）
とＳＩＧＰ命令制御装置を内蔵する記憶制御装置（以下
ＭＣＵとも言う）を有するシステムにおける、中央処理
装置間の通信命令（以下Ｓ ｒＧＰ命令とも言う）の制
御方式に関し、特に信号線の数量を削減し、また、合理
的な優先権決定を行なうことの可能な制御方式に係る。
とＳＩＧＰ命令制御装置を内蔵する記憶制御装置（以下
ＭＣＵとも言う）を有するシステムにおける、中央処理
装置間の通信命令（以下Ｓ ｒＧＰ命令とも言う）の制
御方式に関し、特に信号線の数量を削減し、また、合理
的な優先権決定を行なうことの可能な制御方式に係る。
［従来の技１＃］
複数のＣＰＵを擁するシステムにおいては、あるＣＰＵ
から他のＣＰＵへの通信手段が必要になる。
から他のＣＰＵへの通信手段が必要になる。
すなわち、例えば、処理の依頼が可能な状態であるか、
あるいは依頼した処理が終了しているかを問い合わせた
り、または既に依頼した処理を中断せしめたい場合もあ
る。
あるいは依頼した処理が終了しているかを問い合わせた
り、または既に依頼した処理を中断せしめたい場合もあ
る。
このようなとき、ＣＰＵは相手側のＣＰＵに対しＳＩＧ
Ｐ命令を発行して、その応答信号により状態を把握する
ことができる。
Ｐ命令を発行して、その応答信号により状態を把握する
ことができる。
このようなＳＩＧＰ命令の制御装置は通常記憶制御装置
に内蔵される。
に内蔵される。
第３図は従来のＳＩＧＰ命令の処理系を示すブロック図
である。
である。
同図において、ＣＰＵ０あるいは１からのＳＩ Ｇ Ｐ
リクエストは、それぞれポート７１あるいは７２にセ
ットされ、第１のプライオリティ回路７５で優先順位が
取られてポート７７及び他系制御装置（Ｒ３ＣＩ）に送
られる。
リクエストは、それぞれポート７１あるいは７２にセ
ットされ、第１のプライオリティ回路７５で優先順位が
取られてポート７７及び他系制御装置（Ｒ３ＣＩ）に送
られる。
他系制御装置（Ｒ３ＣＩ）からのＳＩＧＰリクエストは
、ポート７８にセットされポート７７との間で第２のプ
ライオリティ回路８Ｉで優先順位が取られる。
、ポート７８にセットされポート７７との間で第２のプ
ライオリティ回路８Ｉで優先順位が取られる。
第２のプライオリティ回路８１での優先順位は、マスク
系の方が高くマスク系ポートにＳ ＩＧＰリクエストが
無い場合にスレーブ系ポートが選択される。第１のプラ
イオリティ回路７５及び第２のプライオリティ回路８１
で自系側か選ばれた時、レジスタ８６（ｆ３ＵｓＹｌ／
２）がセットされ、更に第１のプライオリティ回路で選
ばれたＣＰＵ対応にレジスタ８７ （Ｓ Ｉ Ｇ−ＣＰ
Ｕ）をセットし、尚且つ、対応するＣＰＵヘポート８
５を経由してＣＯＭＭＮＤ−ＡＣＫ信号を送る。
系の方が高くマスク系ポートにＳ ＩＧＰリクエストが
無い場合にスレーブ系ポートが選択される。第１のプラ
イオリティ回路７５及び第２のプライオリティ回路８１
で自系側か選ばれた時、レジスタ８６（ｆ３ＵｓＹｌ／
２）がセットされ、更に第１のプライオリティ回路で選
ばれたＣＰＵ対応にレジスタ８７ （Ｓ Ｉ Ｇ−ＣＰ
Ｕ）をセットし、尚且つ、対応するＣＰＵヘポート８
５を経由してＣＯＭＭＮＤ−ＡＣＫ信号を送る。
ＣＯＭＭＡＮＤ−ＡＣＫ信号を受けたＣＰＵ（発信元Ｃ
ＰＵ）は、その後、あるタイミングでＤＡＴＡ−ＯＵＴ
バスによりデータを送る。
ＰＵ）は、その後、あるタイミングでＤＡＴＡ−ＯＵＴ
バスによりデータを送る。
そして、これがレジスタ７３あるいは７４にセットされ
セレクト回路７６により選ばれたデータがそれぞれレジ
スタ７９及び他系制御装置（Ｒ３ＣＩ）に送られる。
セレクト回路７６により選ばれたデータがそれぞれレジ
スタ７９及び他系制御装置（Ｒ３ＣＩ）に送られる。
他系制御装置（Ｒ３ＣＩ）からのデータは、レジスタ８
０にセットされレジスタ７９との間でその一方がセレク
ト回路８２で選ばれて、アドレス・チエツク回路８３及
び、セレクト回路８４に入る。
０にセットされレジスタ７９との間でその一方がセレク
ト回路８２で選ばれて、アドレス・チエツク回路８３及
び、セレクト回路８４に入る。
アドレス・チエツク回路８３ではデータの送り先ＣＰＵ
を決めて、レジスタ８８（ＳＩＧＮＡＬＥＤ−ＣＰＵ）
をセットし尚且つ、対応するＣＰＵヘポート８９を経由
してＣＯＭＭＮＤ−ＩＮ信号とレジスタ９０あるいは９
１を経由してＤＡＴＡ−ＩＮ信号を送る。
を決めて、レジスタ８８（ＳＩＧＮＡＬＥＤ−ＣＰＵ）
をセットし尚且つ、対応するＣＰＵヘポート８９を経由
してＣＯＭＭＮＤ−ＩＮ信号とレジスタ９０あるいは９
１を経由してＤＡＴＡ−ＩＮ信号を送る。
ＣＯＭＭＡＮＤ−Ｉ Ｎを受けたＣＰＵは、その後ある
タイミングで５ＴＡＴｔＪＳ−ＯＵＴバスとＤＡＴＡ−
ＯＵＴバスでステータスのデータを送る。ステータス・
データは、前記同様しジスタフ３あるいは７４、セレク
ト回路７６、レジスタ７９あるいは８０．セレクト回路
８２および８４、レジスタ９０あるいは９１を経由して
レジスタ８７（ＳＩ ＧＮＡ Ｌ Ｉ ＮＧ−ＣＰ Ｕ
）をみて、発信元ＣＰＵヘステータス・データを送り処
理を終了する。
タイミングで５ＴＡＴｔＪＳ−ＯＵＴバスとＤＡＴＡ−
ＯＵＴバスでステータスのデータを送る。ステータス・
データは、前記同様しジスタフ３あるいは７４、セレク
ト回路７６、レジスタ７９あるいは８０．セレクト回路
８２および８４、レジスタ９０あるいは９１を経由して
レジスタ８７（ＳＩ ＧＮＡ Ｌ Ｉ ＮＧ−ＣＰ Ｕ
）をみて、発信元ＣＰＵヘステータス・データを送り処
理を終了する。
［発明が解決しようとする課題］
上述したような従来のＳ ＴＧＰ命令の処理系において
、第２のプライオリティ回路で優先権が得られなかった
場合はレジスタ８６のＢＵＳＹ１／ＢＵＳＹ２はセット
されることなく第１のプライオリティ回路へ戻る。
、第２のプライオリティ回路で優先権が得られなかった
場合はレジスタ８６のＢＵＳＹ１／ＢＵＳＹ２はセット
されることなく第１のプライオリティ回路へ戻る。
従って、第１のプライオリティ回路での優先権は固定（
例えば若番のＣＰＵ）になる。
例えば若番のＣＰＵ）になる。
そのため、もし、これをＣＰＵ間で効率良く優先順位を
取ろうとして、ＣＰＵ０とＣＰＵＩが交互に優先権を与
えられるようにした場合には、例えば、第２のプライオ
リティ回路でスレーブ側に優先権がとられていて第１の
プライオリティ回路に戻ったとき、前回選んだＣＰＵ０
と異なるＣＰＵ １が選択され、その処理終了後、また
スレーブ側、更に、ＣＰＵ １というように同−ＣＰＵ
を再度優先させてしまう結果を生ずると言ｊ問題点があ
った。
取ろうとして、ＣＰＵ０とＣＰＵＩが交互に優先権を与
えられるようにした場合には、例えば、第２のプライオ
リティ回路でスレーブ側に優先権がとられていて第１の
プライオリティ回路に戻ったとき、前回選んだＣＰＵ０
と異なるＣＰＵ １が選択され、その処理終了後、また
スレーブ側、更に、ＣＰＵ １というように同−ＣＰＵ
を再度優先させてしまう結果を生ずると言ｊ問題点があ
った。
また、従来の方式では中央処理装置および記憶制御装置
ごとに、各種の制御信号を持つ必要があったから、シス
テムの規模が大きく、中央処理装置や記憶制御装置の数
が多い場合には、多量の制御信号線を必要とすることと
なり、設置や取り扱いに多大の困難が伴うと言う問題点
があった。
ごとに、各種の制御信号を持つ必要があったから、シス
テムの規模が大きく、中央処理装置や記憶制御装置の数
が多い場合には、多量の制御信号線を必要とすることと
なり、設置や取り扱いに多大の困難が伴うと言う問題点
があった。
本発明は、このような従来の問題点に鑑み、合理的な優
先権の付与を行なうことが可能で、かつ、多くの制御用
の信号を別個に必要とすることのない中央処理装置間通
信命令の制御方式を提供することを目的としている。
先権の付与を行なうことが可能で、かつ、多くの制御用
の信号を別個に必要とすることのない中央処理装置間通
信命令の制御方式を提供することを目的としている。
［課題を解決するための手段］
本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。
載した手段により達成される。
すなわち、本発明は、複数の中央処理装置と、記憶制御
装置を有するシステムにおける中央処理装置間の通信命
令であるＳＩＧＰ命令を制御する装置において、該Ｓ
ＩＧＰ命令の実行に係るコマンド、データおよび応答を
コード化してデータバスを用いて送受信する手段と、複
数の中央処理装置からのＳＩＧＰ命令の優先順位を決定
する第１の優先順位決定回路に、該優先順位決定回路で
選択された中央処理装置のＩＤと処理を実行中であるこ
とを表示する情報を保持する手段と、他系のＳ ＩＧＰ
命令制御装置との間の優先順位を決定する第２の優先順
位決定回路に、該優先順位決定回路で選択されたＳＩＧ
Ｐ命令制御装置のＩＤと処理を実行中であることを示す
情報を保持する手段を設けると共に、前記、第１および
第２の優先順位決定回路に、処理の実行中に他の中央処
理装置あるいはＳＩＧＰ命令制御装置からの応答リクエ
ストが来たとき該応答リクエストに係るデータ転送期間
を計数する手段と応答リクエストを示すトリガ信号を保
持する手段と、該応答リクエストの期間中は該応答リク
エストを発行した中央処理装置あるいはＳＩＧＰ命令制
御装置に優先権管与え、該応答リクエストに係る処理が
終了した後、以前に優先権を与えられていた中央処理装
置あるいは５ＩＧＦ命令制御装置の処理に復帰する手段
とを設けた中央処理装置間通信命令制御方式［作 用コ 本発明においては、ＳＩＧＰ命令の実行／コマンド・デ
ータ／応答信号等を共通データバスを使用して処理を行
なうので、制御信号線の数を大幅に減少し得る。そして
、ＳＩＧＰ命令制御装置内に複数の中央処理装置の優先
順位を決定する第１のプライオリティ回路と該回路によ
り選択されたＣＰＵのＩＤを保持する回路と処理実行中
である事を認識するビジー信号保持回路を設けると共に
、ＳＩＧＰ命令実行制御装置間の優先順位を決定する第
２のプライオリティ回路と、該回路により選択された制
御装置のＩＤを保持する回路とその処理実行中を意味す
るビジー信号を保持する回路とを設け、各プライオリテ
ィ回路にＳＩＧＰ命令の応答信号のデータ転送期間を計
数する回路と応答信号を示すトリガ信号を保持する回路
を具備せしめ、各プライオリティ回路において応答信号
の有効期間の間プライオリティの選択論理を切替えるこ
とにより、優先順位の決定を合理的なものとしている。
装置を有するシステムにおける中央処理装置間の通信命
令であるＳＩＧＰ命令を制御する装置において、該Ｓ
ＩＧＰ命令の実行に係るコマンド、データおよび応答を
コード化してデータバスを用いて送受信する手段と、複
数の中央処理装置からのＳＩＧＰ命令の優先順位を決定
する第１の優先順位決定回路に、該優先順位決定回路で
選択された中央処理装置のＩＤと処理を実行中であるこ
とを表示する情報を保持する手段と、他系のＳ ＩＧＰ
命令制御装置との間の優先順位を決定する第２の優先順
位決定回路に、該優先順位決定回路で選択されたＳＩＧ
Ｐ命令制御装置のＩＤと処理を実行中であることを示す
情報を保持する手段を設けると共に、前記、第１および
第２の優先順位決定回路に、処理の実行中に他の中央処
理装置あるいはＳＩＧＰ命令制御装置からの応答リクエ
ストが来たとき該応答リクエストに係るデータ転送期間
を計数する手段と応答リクエストを示すトリガ信号を保
持する手段と、該応答リクエストの期間中は該応答リク
エストを発行した中央処理装置あるいはＳＩＧＰ命令制
御装置に優先権管与え、該応答リクエストに係る処理が
終了した後、以前に優先権を与えられていた中央処理装
置あるいは５ＩＧＦ命令制御装置の処理に復帰する手段
とを設けた中央処理装置間通信命令制御方式［作 用コ 本発明においては、ＳＩＧＰ命令の実行／コマンド・デ
ータ／応答信号等を共通データバスを使用して処理を行
なうので、制御信号線の数を大幅に減少し得る。そして
、ＳＩＧＰ命令制御装置内に複数の中央処理装置の優先
順位を決定する第１のプライオリティ回路と該回路によ
り選択されたＣＰＵのＩＤを保持する回路と処理実行中
である事を認識するビジー信号保持回路を設けると共に
、ＳＩＧＰ命令実行制御装置間の優先順位を決定する第
２のプライオリティ回路と、該回路により選択された制
御装置のＩＤを保持する回路とその処理実行中を意味す
るビジー信号を保持する回路とを設け、各プライオリテ
ィ回路にＳＩＧＰ命令の応答信号のデータ転送期間を計
数する回路と応答信号を示すトリガ信号を保持する回路
を具備せしめ、各プライオリティ回路において応答信号
の有効期間の間プライオリティの選択論理を切替えるこ
とにより、優先順位の決定を合理的なものとしている。
［実施例］
第２図は本発明を適用する系の構成の例を示す図であっ
て、θ〜ｍ、ｍ−０〜ｍ−ｎはそれぞれＣＰＵ、 Ｏ−
０〜ｍ−ｎ １はそれぞれバスを示しており、１０．４
０はＳＩＧＰアクセス制御装置を示している。
て、θ〜ｍ、ｍ−０〜ｍ−ｎはそれぞれＣＰＵ、 Ｏ−
０〜ｍ−ｎ １はそれぞれバスを示しており、１０．４
０はＳＩＧＰアクセス制御装置を示している。
同図において、ＣＰＵ０〜ＣＰＵｍの内、いずれかがＳ
ＩＧＰアクセス制御装置１０に接続されている他のＣＰ
Ｕと通信を行なうときは、ＳＩＧＰ命令を発行すること
により、５ＩＧＦアクセス制御装置ｌＯを介して、目的
とするＣＰＵと通信を行なう。
ＩＧＰアクセス制御装置１０に接続されている他のＣＰ
Ｕと通信を行なうときは、ＳＩＧＰ命令を発行すること
により、５ＩＧＦアクセス制御装置ｌＯを介して、目的
とするＣＰＵと通信を行なう。
また・、ＳＩＧＰアクセス制御装置４０に接続されてい
るＣ Ｐ Ｕｍ −０＝ＣＰ Ｕｍ−ｍの内のいずれか
と通信を行なうときは、Ｓ ＩＧＰアクセス制御装置１
０および４０を介して目的とするＣＰＵと通信を行なう
。
るＣ Ｐ Ｕｍ −０＝ＣＰ Ｕｍ−ｍの内のいずれか
と通信を行なうときは、Ｓ ＩＧＰアクセス制御装置１
０および４０を介して目的とするＣＰＵと通信を行なう
。
第１図は本発明の一実施例のブロック図であって、上記
第２図における５ＩＧＦアクセス制御装置ｌＯの構成を
示している。同図において、複数の中央処理装置（ＣＰ
ＬＪＯ−ｍ）からのＳＩＧＰ命令は、それぞれポート１
１〜１４にセットされ信号線１１−０〜１４−０にて自
系プライオリティ回路１６に入る。該自系プライオリテ
ィ回路１６では、ＣＰＵ１Ｄ保持回路１７を参照してＣ
ＰＵ−ＩＤ保持回路１７が示す次のＣＰＵ−ＩＤを優先
的に選択する。
第２図における５ＩＧＦアクセス制御装置ｌＯの構成を
示している。同図において、複数の中央処理装置（ＣＰ
ＬＪＯ−ｍ）からのＳＩＧＰ命令は、それぞれポート１
１〜１４にセットされ信号線１１−０〜１４−０にて自
系プライオリティ回路１６に入る。該自系プライオリテ
ィ回路１６では、ＣＰＵ１Ｄ保持回路１７を参照してＣ
ＰＵ−ＩＤ保持回路１７が示す次のＣＰＵ−ＩＤを優先
的に選択する。
もし、ＣＰＵ−Ｉ Ｄ保持回路１７が示す次のＣＰＵ−
ＩＤの対応するポート１１〜１４にＳ （ＧＰ命令が無
い場合は、順次その次のＣＰＵ−ＩＤを選択する様にサ
イクリックにプライオリティを取る。
ＩＤの対応するポート１１〜１４にＳ （ＧＰ命令が無
い場合は、順次その次のＣＰＵ−ＩＤを選択する様にサ
イクリックにプライオリティを取る。
自系プライオリティで優先権が取れたＣＰＵ−ＩＤは即
時にＣＰＵ−ＩＤ保持回路１７にセットされ、それと同
時にＢＵＳＹ１回路１８もセットする。更に、該ＳＩＧ
Ｐ命令は信号線１６−ｏでポート１９にセットされ信号
線１９−ｏで他装置へ、又、信号線１９−１でポー）２
０へ送られて、他装置からの信号線４９−０でセットさ
れるポー）２１との間で自系／他系プライオリティ回路
２２により優先権が取られる。
時にＣＰＵ−ＩＤ保持回路１７にセットされ、それと同
時にＢＵＳＹ１回路１８もセットする。更に、該ＳＩＧ
Ｐ命令は信号線１６−ｏでポート１９にセットされ信号
線１９−ｏで他装置へ、又、信号線１９−１でポー）２
０へ送られて、他装置からの信号線４９−０でセットさ
れるポー）２１との間で自系／他系プライオリティ回路
２２により優先権が取られる。
自系／他系プライオリティ回路２２はＭＣＵ−ＩＤ保持
回路２３を参照して、ＭＣＵ−ＩＤ保持回路２３の内容
が自系ならば他系を、他系ならば自系を選択する様にす
る。但し、ＭＣＵ−１０が示す内容と反対側の系にＳ
ＩＧＰ命令が無い場合、例えばＭＣＵ−ＩＤが自系でポ
ー）２０にＳＩＧＰリクエストがあり、ポート２１にＳ
ＩＧＰリクエスト、が無い場合は、ＭＣＵ−Ｉ Ｄとは
無関係にＳ ＩＧＰリクエストがある系（ポート２０側
〉が選択される。
回路２３を参照して、ＭＣＵ−ＩＤ保持回路２３の内容
が自系ならば他系を、他系ならば自系を選択する様にす
る。但し、ＭＣＵ−１０が示す内容と反対側の系にＳ
ＩＧＰ命令が無い場合、例えばＭＣＵ−ＩＤが自系でポ
ー）２０にＳＩＧＰリクエストがあり、ポート２１にＳ
ＩＧＰリクエスト、が無い場合は、ＭＣＵ−Ｉ Ｄとは
無関係にＳ ＩＧＰリクエストがある系（ポート２０側
〉が選択される。
自系／他系プライオリティで選ばれたＭＣＵ−ＩＤは、
即時にＭＣＵ−ｒ Ｄ保持回路２３にセットされ同時に
ＢＵＳＹ２回路２４もセットし、そのＳ ＩＧＰ命令は
、ポート２５にセットされ信号線２５−０によりセレク
ト回路２７へ、又、信号線２５−１により行先判定回路
２６へ送る。
即時にＭＣＵ−ｒ Ｄ保持回路２３にセットされ同時に
ＢＵＳＹ２回路２４もセットし、そのＳ ＩＧＰ命令は
、ポート２５にセットされ信号線２５−０によりセレク
ト回路２７へ、又、信号線２５−１により行先判定回路
２６へ送る。
該行先判定回路２６は、ポート２５の内容がリクエスト
ならば信号線１７−０．２３−０で送られるＣＰＵ−Ｉ
Ｄ、ＭＣＵ−Ｉ Ｄにより自系が選択されていた時、
ＣＰＵ−ＩＤが示す対応するポート２８〜３１のいずれ
かにリクエストに対する応答信号（ＡＣＫ信号）をコー
ド化してデータ・バスに載せ送出する。又、同時に計数
回路を起動させ、ＡＣＫ信号を送出したＣＰＵからある
固定タイミングにコマンド・データが送られて来る事を
認識する。
ならば信号線１７−０．２３−０で送られるＣＰＵ−Ｉ
Ｄ、ＭＣＵ−Ｉ Ｄにより自系が選択されていた時、
ＣＰＵ−ＩＤが示す対応するポート２８〜３１のいずれ
かにリクエストに対する応答信号（ＡＣＫ信号）をコー
ド化してデータ・バスに載せ送出する。又、同時に計数
回路を起動させ、ＡＣＫ信号を送出したＣＰＵからある
固定タイミングにコマンド・データが送られて来る事を
認識する。
へＣＫ信号を受は付けたＣＰＵ（ＩＪクエスト発信元Ｃ
ＰＵ）からのコマンド・データは、前記リクエストと同
様の経路を取り行先判定回路２６でコマンド・データを
送るＣＰＵが決められ、ＣＭ Ｄ信号をコード化し、デ
ータ・バスに載せる。
ＰＵ）からのコマンド・データは、前記リクエストと同
様の経路を取り行先判定回路２６でコマンド・データを
送るＣＰＵが決められ、ＣＭ Ｄ信号をコード化し、デ
ータ・バスに載せる。
ＣＭＤ信号を受は付けたいずれかのＣＰＵからのステー
タス信号がポート１１−１４のいずれかにきた時、制御
線１１〜１４により応答判定計数回路１５に入り応答判
定計数回路１５及び制御線１５−０によって、以前ＣＰ
Ｕ−ＩＤ回路１７で選ばれている自系プライオリティ回
路の優先権が一時的にある期間の間ステータス信号を送
ってきたＣＰＵ−ＩＤに切り替る。
タス信号がポート１１−１４のいずれかにきた時、制御
線１１〜１４により応答判定計数回路１５に入り応答判
定計数回路１５及び制御線１５−０によって、以前ＣＰ
Ｕ−ＩＤ回路１７で選ばれている自系プライオリティ回
路の優先権が一時的にある期間の間ステータス信号を送
ってきたＣＰＵ−ＩＤに切り替る。
同様に制御線１５−１により自系／他系プライオリティ
の優先権もステータス信号が送られてきた系に切り替る
。但し、ＣＰＵ−ＩＤ回路１７及びＭＣＵ−Ｉ Ｄ回路
の内容は変化せず、ステータス・データをリクエスト発
信元ＣＰＵに返す時は、行先判定回路２６でＣＰＵ−Ｉ
Ｄ回路１７及びＭＣＵ−ＩＤ回路２３を参照してステー
タス信号をコード化してＣＰＵ−ＩＤ回路１７の内容が
示すＣＰＵに対応するＣＰＵポート２８〜３１のデータ
・バスに載せる。
の優先権もステータス信号が送られてきた系に切り替る
。但し、ＣＰＵ−ＩＤ回路１７及びＭＣＵ−Ｉ Ｄ回路
の内容は変化せず、ステータス・データをリクエスト発
信元ＣＰＵに返す時は、行先判定回路２６でＣＰＵ−Ｉ
Ｄ回路１７及びＭＣＵ−ＩＤ回路２３を参照してステー
タス信号をコード化してＣＰＵ−ＩＤ回路１７の内容が
示すＣＰＵに対応するＣＰＵポート２８〜３１のデータ
・バスに載せる。
ステータス・データ転送の処理が終了すると自系プライ
オリティ及び自系／他系プライオリティは、元のＣＰＵ
−ＩＤ回路１７及びＭＣＵ−１０回路２３による優先権
に戻る。
オリティ及び自系／他系プライオリティは、元のＣＰＵ
−ＩＤ回路１７及びＭＣＵ−１０回路２３による優先権
に戻る。
［発明の効果］
以上説明したように、本発明によれば、複数の中央処理
装置と記憶制御装置を有するシステムにおけるＳ ＩＧ
Ｐ命令を制御する装置において、少ない制御信号により
ＳＩＧＰ命令を実行することが可能となる利点がある。
装置と記憶制御装置を有するシステムにおけるＳ ＩＧ
Ｐ命令を制御する装置において、少ない制御信号により
ＳＩＧＰ命令を実行することが可能となる利点がある。
また、優先順位決定回路の優先順位を固定的なものとす
ることなく変化せしめ得るので、合理的な優先順位の決
定が行なえる利点がある。
ることなく変化せしめ得るので、合理的な優先順位の決
定が行なえる利点がある。
第１図は本発明の一実施例のブロック図、第２図は本発
明を適用する系の構成の例を示す図、第３図は従来のＳ
ＩＧＰ命令の処理系を示すブロック図である。 ０〜ｍ、ｍ−０−ｍ−ｎ・−・・−ＣＰＵＳＯ−０〜ｍ
−０，０−０１〜ｍ−０１，ｍ−００〜ｍ−ｎｏ。
明を適用する系の構成の例を示す図、第３図は従来のＳ
ＩＧＰ命令の処理系を示すブロック図である。 ０〜ｍ、ｍ−０−ｍ−ｎ・−・・−ＣＰＵＳＯ−０〜ｍ
−０，０−０１〜ｍ−０１，ｍ−００〜ｍ−ｎｏ。
Claims (1)
- 【特許請求の範囲】 複数の中央処理装置と、記憶制御装置を有するシステム
における中央処理装置間の通信命令であるＳＩＧＰ命令
を制御する装置において、該ＳＩＧＰ命令の実行に係る
コマンド、データ、および応答をコード化してデータバ
スを用いて送受信する手段と、 複数の中央処理装置からのＳＩＧＰ命令の優先順位を決
定する第１の優先順位決定回路と、該優先順位決定回路
で選択された中央処理装置のＩＤと処理を実行中である
ことを表示する情報を保持する手段と、 他系のＳＩＧＰ命令制御装置との間の優先順位を決定す
る第２の優先順位決定回路と、該優先順位決定回路で選
択されたＳＩＧＰ命令制御装置のＩＤと処理を実行中で
あることを示す情報を保持する手段を設けると共に、 前記、第１および第２の優先順位決定回路に、処理の実
行中に他の中央処理装置あるいはＳＩＧＰ命令制御装置
からの応答リクエストが来たとき該応答リクエストに係
るデータ転送期間を計数する手段と応答リクエストを示
すトリガ信号を保持する手段と、 該応答リクエストの期間中は該応答リクエストを発行し
た中央処理装置あるいはＳＩＧＰ命令制御装置に優先権
を与え、該応答リクエストに係る処理が終了した後、以
前に優先権を与えられていた中央処理装置あるいはＳＩ
ＧＰ命令制御装置の処理に復帰する手段とを設けたこと
を特徴とする中央処理装置間通信命令制御方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293694A JPH02140860A (ja) | 1988-11-22 | 1988-11-22 | 中央処理装置間通信命令制御方式 |
| US07/439,329 US5170473A (en) | 1988-11-22 | 1989-11-21 | Communication command control system between cpus |
| EP89312096A EP0370780B1 (en) | 1988-11-22 | 1989-11-22 | A communication command control system between CPUs |
| DE68926382T DE68926382T2 (de) | 1988-11-22 | 1989-11-22 | Steuerungssystem für Übertragungsbefehle zwischen zentralen Verarbeitungseinheiten |
| CA002003571A CA2003571C (en) | 1988-11-22 | 1989-11-22 | Communication command control system between cpus |
| AU45463/89A AU619916B2 (en) | 1988-11-22 | 1989-11-22 | A communication command control system between CPUs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293694A JPH02140860A (ja) | 1988-11-22 | 1988-11-22 | 中央処理装置間通信命令制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140860A true JPH02140860A (ja) | 1990-05-30 |
| JPH0559464B2 JPH0559464B2 (ja) | 1993-08-31 |
Family
ID=17798027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293694A Granted JPH02140860A (ja) | 1988-11-22 | 1988-11-22 | 中央処理装置間通信命令制御方式 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5170473A (ja) |
| EP (1) | EP0370780B1 (ja) |
| JP (1) | JPH02140860A (ja) |
| AU (1) | AU619916B2 (ja) |
| CA (1) | CA2003571C (ja) |
| DE (1) | DE68926382T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097018A1 (ja) * | 2006-02-27 | 2007-08-30 | Fujitsu Limited | データ制御装置、データ制御方法およびデータ制御プログラム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432920A (en) * | 1990-04-13 | 1995-07-11 | Hitachi, Ltd. | Store control method with hierarchic priority scheme for computer system |
| JP2561759B2 (ja) * | 1991-03-29 | 1996-12-11 | インターナショナル・ビジネス・マシーンズ・コーポレイション | マルチプロセッサシステムおよびそのメッセージ送受信制御装置 |
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| US8050176B2 (en) * | 2004-03-30 | 2011-11-01 | The Boeing Company | Methods and systems for a data processing system having radiation tolerant bus |
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|---|---|---|---|---|
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| US4807109A (en) * | 1983-11-25 | 1989-02-21 | Intel Corporation | High speed synchronous/asynchronous local bus and data transfer method |
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| JPH0670787B2 (ja) * | 1984-06-29 | 1994-09-07 | 富士通株式会社 | 処理装置間指令転送制御システム |
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| JPS63132369A (ja) * | 1986-11-21 | 1988-06-04 | Oki Electric Ind Co Ltd | メモリ情報転送方式 |
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1988
- 1988-11-22 JP JP63293694A patent/JPH02140860A/ja active Granted
-
1989
- 1989-11-21 US US07/439,329 patent/US5170473A/en not_active Expired - Fee Related
- 1989-11-22 DE DE68926382T patent/DE68926382T2/de not_active Expired - Fee Related
- 1989-11-22 EP EP89312096A patent/EP0370780B1/en not_active Expired - Lifetime
- 1989-11-22 CA CA002003571A patent/CA2003571C/en not_active Expired - Fee Related
- 1989-11-22 AU AU45463/89A patent/AU619916B2/en not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007097018A1 (ja) * | 2006-02-27 | 2007-08-30 | Fujitsu Limited | データ制御装置、データ制御方法およびデータ制御プログラム |
| US8171243B2 (en) | 2006-02-27 | 2012-05-01 | Fujitsu Limited | Data control apparatus, data control method, and data control program |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0370780A3 (en) | 1991-11-27 |
| US5170473A (en) | 1992-12-08 |
| DE68926382T2 (de) | 1996-09-05 |
| EP0370780B1 (en) | 1996-05-01 |
| EP0370780A2 (en) | 1990-05-30 |
| AU4546389A (en) | 1990-07-19 |
| CA2003571C (en) | 1995-08-29 |
| CA2003571A1 (en) | 1990-05-22 |
| JPH0559464B2 (ja) | 1993-08-31 |
| AU619916B2 (en) | 1992-02-06 |
| DE68926382D1 (de) | 1996-06-05 |
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