JPH04137061A

JPH04137061A - データ伝送制御回路

Info

Publication number: JPH04137061A
Application number: JP25686290A
Authority: JP
Inventors: Hajime Koike; 小池　一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1992-05-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的〕（発明の利用分野）本発明は、例えば複数のエレベータ制御装置間において
データを伝送するデータ伝送制御回路に関するものであ
る。

、（従来の技術）昨今の半導体技術の進歩及び、高度情報化社会の進展に
より社会のいろいろな分野に伝送技術か応用され、高度
のデータ伝送や家庭用においても、リモコンなどへの応
用により、゛情報化社会の進展普及か進んでいる。これ
に伴い、使用する回路もローコスト化が進み、非常な低
価格で高機能の伝送機能を有するコントロールＩＣや、
高速処理可能なマイクロコンピュータなども開発されて
いる。

一方、エレベータ制御装置においても、このような半導
体の応用によりローコストで性能向上が図られ、特に第
１のエレベータ制御装置と第２のエレベータ制御装置間
のデータの交換、エレベータ制御装置とかご、ホール間
の伝送等に多数の伝送回路が使用されており、特にエレ
ベータ２台の連動運転、３台以上の群管理運転等に際し
ては、交換する信号か多く、伝送回路が非常に有効であ
る。

しかし、各々の機能は非常に高度であるが、使い方によ
って有効に動作しないばかりか、エラー等を発生してシ
ステムに影響を与えてしまう可能性かあり、回路上ある
いは、データの使用条件等使い方の検討が必要である。

以下、この具体的な不具合について、第２図を用いて説
明する。第２図は従来の他のエレベータとのデータの交
換を行う伝送回路の例である。

マイクロコンピュータ（メインコントローラ）１はエレ
ベータの運転に関する様々な処理を行い、例えば２台の
エレベータの制御に関する処理などを行ったうえ、他の
エレベータ（他の号機）にデータを伝送するため、バス
ライン３を介して、双方向から記憶可能な記憶回路５（
デュアルポートメモリ）にデータを書き込む。この際、
マイクコンピュータ１からはアドレス信号（チップセレ
クト信号）６か出力され、上記記憶回路５を使用するこ
ととなる。そして、伝送するデータの書き込みか終了す
ると、伝送コントローラ２に割込み信号８を送り、伝送
コントローラ２はこの割込み信号か入力されると、すぐ
に、記憶回路５からバスライ、ン４を介して伝送するデ
ータを読み出し送信信号ライン１１を介して、伝送ライ
ントライバ１０に送り、受信信号ライン１２より伝送ラ
イン１３を駆動して他の号機にデータを送る。

（発明を解決しようとする課題）以上述べた従来のエレベータの伝送制御回路では、デー
タの転送処理が終わる度に相手側に割込みが発生し、度
数か多いと、割込み処理が増えて、本来の処理が行えな
くなる。また、−回当りの処理データが多い場合、割込
み後の処理に時間を要し、特にデータの量か多い場合、
その転送たけてハスライン３，４を専有してしまう。

本発明は、複数の機器間に多数のデータのやりとりを行
う場合においても、互いに相手の制御手段の処理の妨げ
にならす、制御手段と伝送コントローラ間のデータの受
は渡しをスムーズに行えるデータ伝送制御回路を提供す
ることを目的とする。

［発明の構成コ（課題を解決するための手段）本発明は前記目的を達成するため、機器の運転に関する
信号の処理を行う制御手段と、この制御手段によって処
理された信号を前記機器とは別の機器の制御装置に伝送
する伝送コントローラと、この伝送コントローラと前記制御手段間に設けられた第
１．第２のバスライン間に接続され、この双方のバスラ
インから同時に読出し書き込み可能な記憶回路と、前記第１．第２のバスラインから前記記憶回路の同一ア
ドレスを同時に使用したことを検出したとき信号を出力
する同時アクセス検出回路と、この同時アクセス検出回
路から出力信号が生じたとき、前記制御手段と前記伝送
コントローラの少なくとも一方に前記記憶回路に対して
アクセスするのを待機させるための信号を発生するウェ
イト信号発生回路を具備したものである。

（作用）本発明によれば、記憶回路の同一アドレスが同時に使用
されたとき生ずる信号により、制御手段と６、伝送コン
トローラの少なくとも一方に、記憶回路に対してアクセ
スするのを待機させるための信号が与えられるので、複
数の機器間に多数のデータのやりとりを行う場合におい
ても、互いに相手の制御手段の処理の妨げにならなく、
制御手段と伝送コントローラ間のデータの受は渡しをス
ムーズに行える。

（実施例）以下、本発明の実施例について第１図を参照して説明す
るが、ここでは、第２図の従来例とは異る点のみを説明
する。図において、１４．１５はそれぞれウェイト信号
発生回路であり、これは双方向から使用可能な記憶回路
（デュアルポートメモリ）５の同一アドレスに同時に、
双方向からアクセスか入った場合、マイクロコンピュー
タ１および伝送コントローラ２の少なくとも一方に、記
憶回路５に対してアクセスするのを待機させるためのウ
ェイト信号を出力するものである。

ウェイト信号発生回路１４は、この入力側にマイクロコ
ンピュータ１からのアドレス信号６と、記憶回路５から
出力されるアドレス合致検出信号（ビジー信号）１６を
それぞれ入力し、両信号が同時に入力されたとき、マイ
クロコンピュータ１に対してウェイト信号１８を出力す
るものである。

ウェイト信号発生回路１５は、この入力側に伝送コント
ローラ２からのアドレス信号７と、記憶回路５から出力
されるアドレス合致検出信号（ビジー信号）１７をそれ
ぞれ入力し、両信号か同時に入力されたとき、伝送コン
トローラ２に対してウェイト信号１９を出力するもので
ある。

記憶回路５から出力されるアドレス合致検出信号１６．
１７は、バスライン３，４を介して指定されるアドレス
信号６，７が一致したとき出力されるものであるため、
理論的には同時に出力されることか考えられるが、実際
にはマイクロコンピュータ１と伝送コントローラ２のい
ずれかが記憶回路５をアクセスした後、他の伝送コント
ローラ２、マイクロコンピュータ１かアクセスされるこ
とがほとんどであり、このため、ここではアドレス合致
検出信号１６．１７か同時に出力されること、はないも
のとして説明する。

以下、このように構成された本発明の実施例の作用効果
について説明する。マイクロコンピュタ１は、エレベー
タの運転に関する様々な処理を行い、特に他号機に対し
てデータを送ったり、要求したりする必要が生じると、
バスライン３を介して記憶回路５にデータ及び要求信号
を書き込む。一方、伝送コントローラ２は、図示しない
他のエレベータ制御装置との伝送を行うため、伝送ライ
ントライバ１０を介して、伝送ライン１３を介してデー
タの送受信を行い、受信したデータはバスライン４を介
して記憶回路５にデータを書き込む。また、他号機に送
信するデータは、上記記憶回路５からデータを読み出し
、伝送ライントライバ１０を介して、伝送ライン１３に
送信し、他の号機に信号を伝送する。

このように記憶回路５をマイクロコンピュータ１により
使用しているとき、反対側のマイクロコンピュータを使
用しようとすることもあるが、このとき、双方ともに記
憶データを読み出しする場合は特に問題はない。

ところか、前述した第２図に示す従来の装置では、記憶
回路５の片方が書き込み中である場合、あるいはデータ
の修正か行なわれている場合は、記憶回路５のデータを
読み出すと、この読み出したデータが不定となる場合も
あるが、本実施例によればこれを防止できる。

すなわち、今例えば伝送コントローラ２がバスライン４
を介して記憶回路５のあるアドレスをを使用中に、マイ
クロコンピュータ１がバスライン３を介して記憶回路５
の該使用中のアドレスと同一アドレスを使用した場合、
記憶回路５からウェイト信号発生回路１４に対してアド
レス合致検出信号１６か入力され、またマイクロコンピ
ュータ１から記憶回路５に入力されているアドレス信号
６も同時にウェイト信号発生回路１４に入力されるため
、ウェイト信号発生回路１４からウェイト信号１８かマ
イクロコンピュータ１に入力され、このウェイト信号１
８によりマイクロコンピュータ１から記憶回路５に対す
るアクセスが一時的に待機、させられ、この状態はウェ
イト信号１８が生じている間、つまり伝送コントローラ
２が記憶回路５を使用している間だけ続く。そして、伝
送コントローラ２の使用が終了した時点でアドレス合致
検出信号１６か生じなくなり、これによりウェイト信号
発生回路１４からもウェイト信号１８が出力されなくな
る。この状態で、マイクロコンピュータ１は、処理を開
始し、記憶回路５からデータを入力し、内部の処理に使
用する。

以上述べた動作は、伝送コントローラ２が記憶回路５を
使用中に、マイクロコンピュータ１が記憶回路５を使用
した場合であるが、これが逆の場合であっても同様な動
作となる。

このようなことから、伝送コントローラ２、マイクロコ
ンピュータ１各々の処理について、特に終了等を相手方
に知らせる必要がなく、各々独立に処理することができ
、データが必要になった際、あるいはデータ処理が終了
した時点で随時、マイクロコンピュータ１間のデータ交
換用の記憶回路５にデータを入出力することが可能であ
り、各々のマイクロコンピュータ１、伝送コントローラ
２での処理の効率が上がり、伝送性能の遅れ、コンピュ
ータのエレベータの種々の処理が効率的に運用され、エ
レベータ制御の性能が向上する。

また、前述の実施例では、ウェイト信号発生回路１４．
１５は各々アドレス信号６，７とアドレス合致検出信号
１６．１７が同時に存在したときのみ、ウェイト信号１
８．１９が出力されるようになっているので、記憶回路
５から仮にアドレス合致検出信号１６．１７と類似した
ノイズが生じた場合等の誤動作を防止できる。

なお、使用条件、用途等によっては、アドレス合致検出
信号１６．１７のみで、ウェイト信号１８．１９か生す
るようにしても、前述の実施例と同様な効果が得られる
。

〔発明の効果コ本発明によれば、複数の機器間に多数のデータのやりと
りを行う場合においても、互いに相手の制御手段の処理
の妨げにならず、制御手段と伝送コントローラ間のデー
タの受は渡しをスムースに行えるデータ伝送制御回路を
提供することができる。

【図面の簡単な説明】

第１図は本発明によるデータ伝送制御回路の一実施例を
示すブロック図、第２図は従来のエレベータ伝送制御回
路の一例を示すブロック図である。〕・・・マイクロコンピュータ、２・・・伝送コントロ
ーラ、３．４・・・バスライン、５・・・記憶回路、１
０・・・伝送ライントライバ、１４．１５・・・ウェイ
ト信号発生回路。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】機器の運転に関する信号の処理を行う制御手段と、この制御手段によって処理された信号を前記機器とは別
の機器の制御装置に伝送する伝送コントローラと、この伝送コントローラと前記制御手段間に設けられた第
１、第２のバスライン間に接続され、この双方のバスラ
インから同時に読出し書き込み可能な記憶回路と、前記第１、第２のバスラインから前記記憶回路の同一ア
ドレスを同時に使用したことを検出したとき信号を出力
する同時アクセス検出回路と、この同時アクセス検出回
路から出力信号が生じたとき、前記制御手段と前記伝送
コントローラの少なくとも一方に前記記憶回路に対して
アクセスするのを待機させるための信号を発生するウェ
イト信号発生回路を具備したデータ伝送制御回路。