KR100414365B1 - 다중프로세서간 통신 제어 장치 및 그 방법 - Google Patents

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Abstract

본 발명은 쌍방향 포트를 갖는 램을 이용하여 다중 프로세서간 통신을 제어함으로써 프로세서 수의 증가에 따른 부하가중을 방지하기 위한 다중 프로세서간 통신 제어 장치 및 그 방법을 제공하기 위한 것으로, 이러한 본 발명의 장치는, 상호간에 신호를 교환하여 해당 신호를 처리하기 위한 복수개의 프로세서부와; 제어로직으로 구성된 제어부와 복수개의 쌍방향 포트 램으로 구성되고 상기 임의의 프로세서부로부터 신호를 인가받아 지정된 프로세서부로 전달하여 상기 복수개의 프로세서부간에 교환되는 신호흐름을 제어하기 위한 제어 유니트를 포함하여 이루어지며, 프로세서 수의 변동시 제어 유니트내 제어로직을 변경하여 다중 프로세서간 통신 제어를 달성할 수 있게 됨으로써 프로세서간 통신 제어와 그 관리의 효율성을 향상시킬 수 있다.

Description

다중프로세서간 통신 제어 장치 및 그 방법 {Apparatus and method for controlling data transmission among processors}
본 발명은 다중프로세서간 통신 제어에 관한 것으로, 보다 상세하게는 쌍방향 포트를 갖는 램을 이용하여 다중 프로세서간 통신을 제어함으로써 프로세서 수의 증가에 따른 부하가중을 방지하기 위한 다중 프로세서간 통신 제어 장치 및 그 방법에 관한 것이다.
일반적으로 병렬처리 시스템과 같은 다중 프로세서 시스템은 각 프로세서간에 데이터를 교환하기 위한 통신 구조를 갖는다. 각 프로세서는 자신이 처리하여야 할 데이터를 다른 프로세서나 기타의 장치로부터 전달받아 설정된 로직에 따라 처리한 후 다른 프로세서나 장치에 제공한다.
도1은 종래기술에 따른 다중 프로세서간 통신 블록도이다.
도1에 따르면, 프로세서부(110, 120, 130)간의 통신을 위하여 쌍방향 포트 SRAM(Dual Port Static RAM, 또는 DPSRAM)을 사용한다.
예를 들어, 프로세서부_A(110)와 프로세서부_B(120)간 통신을 위하여 프로세서부_B(120)에 쌍방향 포트 SRAM을 장착하여 통신한다.
그리고 통신을 위한 프로세서부의 수가 증가하여 프로세서부_A(110), 프로세서부(120)_B, 프로세서부_C(130)간에 통신을 수행하는 경우에는 3개의 프로세서부중에서 적어도 두 개의 프로세서부에 각각 쌍방향 포트 SRAM을 장착한다.
예를 들면, 프로세서부_B(120)와 프로세서부_C(130)에 쌍방향 포트 SRAM(121, 122, 131, 132)를 장착할 수 있다. 여기서 프로세서부_B(120)와 프로세서부_C(130)는 프로세서부_A(110)와 통신을 위한 쌍방향 포트 SRAM(121)(131)을 구비하고, 이 SRAM(121)(131)과는 별도로 프로세서부_B(120)와 프로세서부_C(130)간에 서로 통신을 수행하기 위한 쌍방향 포트 SRAM(122)(132)을 구비하게 된다.
이처럼 종래기술은 통신을 위한 프로세서의 수가 증가할수록 쌍방향 포트 SRAM을 해당 프로세서마다 장착하여 통신을 하였다. 따라서 프로세서간 통신 제어가 복잡해지고, 프로세서부가 추가될 때마다 해당 프로세서부와의 통신을 위한 설계 변경이 요구되고 그에 따른 신호제어 요구가 증가하여 통신 부하가 가중되는 단점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 발명의 목적은 쌍방향 포트를 갖는 램을 이용하여 다중 프로세서간 통신을 제어함으로써 프로세서 수의 증가에 따른 부하가중을 방지하기 위한 다중 프로세서간 통신 제어 장치를 제공하는 것이다.
본 발명의 다른 목적은 다중 프로세서간 신호흐름을 제어 유니트로 관리하여 각 프로세서와 제어 유니트간 통신 및 각 프로세서간 통신을 설정된 제어로직에 따라 제어하는 다중 프로세서간 통신 제어 방법을 제공하는 것이다.
도1은 종래기술에 따른 다중 프로세서간 통신 블록도.
도2는 본 발명의 실시예에 따른 다중 프로세서간 통신 제어 장치의 블록도.
도3은 도2에서 제어 유니트의 상세도.
도4는 본 발명에 따른 다중 프로세서간 통신 제어방법의 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
210, 220 : 프로세서부 230 : 제어 유니트
231, 232 : 쌍방향 포트 SRAM 233 : 제어부
상기 목적을 달성하기 위한 본 발명의 다중프로세서간 통신 제어 장치는, 상호간에 신호를 교환하여 해당 신호를 처리하기 위한 복수개의 프로세서부와; 제어로직으로 구성된 제어부와 복수개의 쌍방향 포트 램으로 구성되고 상기 임의의 프로세서부로부터 신호를 인가받아 지정된 프로세서부로 전달하여 상기 복수개의 프로세서부간에 교환되는 신호흐름을 제어하기 위한 제어 유니트를 포함하는 것을 그 특징으로 한다.
더불어 상기 목적을 달성하기 위한 본 발명의 다중 프로세서간 통신 제어 방법은, 복수개의 프로세서간 통신을 위한 신호가 발생되는지 여부를 판단하여 각 프로세서부와 제어 유니트간의 통신제어를 위한 로직과 각 프로세서부간의 통신제어를 위한 로직으로 구성된 제어로직을 구동시키는 단계와; 상기 구동된 제어로직은 상기 통신을 위한 신호를 발생시키는 프로세서부와 해당 프로세서부와 신호교환을 수행할 프로세서부간 통신시 상기 각 프로세서부에 할당된 저장매체를 제어하여 상기 프로세서부간 통신에 따른 신호흐름을 제어하는 단계를 포함하는 것을 그 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도2는 본 발명의 실시예에 따른 다중 프로세서간 통신 제어 장치의 블록도이며, 도3은 도2에서 제어 유니트의 상세도이다.
도2에 따르면, 다수의 프로세서간 통신 제어를 위하여 본 실시예는 복수개의 프로세서부(210, 220)와 더불어 제어 유니트(230)를 포함한다. 상호간에 신호교환을 수행하는 프로세서들은 다수개 존재할 수 있는데, 이하에서는 간단히 두 개의 프로세서부만을 예시한다.
그러면 프로세서부_A(210)와 프로세서부_B(220)간에 수행되는 신호교환을 제어 유니트(230)가 제어한다. 제어 유니트(230)는 어느 하나의 프로세서부에서 다른 프로세서부로 전송하고자 하는 신호를 입력받아 해당 신호를 수신하게 될 프로세서부로 전달한다. 이처럼 제어 유니트(230)는 프로세서부와 신호 교환을 수행하게 되므로, 다수의 쌍방향 포트 SRAM(DPSRAM)(231, 232)를 구비한다.
제어 유니트(230)에서 쌍방향 포트 SRAM(231, 232)으로 입력되는 신호는 제어부(233)의 제어로직에 따라 제어되는데, 이 제어부(233)는 프로세서부간의 신호흐름을 제어하는 역할을 한다.
예를 들어, 프로세서부_A(210)에서 프로세서부_B(220)로 신호를 전송하는 경우를 살펴본다. 프로세서부_A(210)가 전송하는 신호는 제어 유니트(230)의 제1 DPSRAM(231)으로 입력된다. 제어부(233)는 각 DPSRAM(231, 232)로부터의 신호 입력을 검출하게 되므로, 제1 DPSRAM(231)으로 입력되는 신호는 제어부(233)에 의해 검출된다.
계속해서 신호 입력을 검출한 제어부(233)는 해당 신호를 수신하게 될 프로세서부_B(220)로 신호를 전송하게 된다. 이때 제어부(233)가 어느 하나의 프로세서부로부터 입력되는 신호를 다른 프로세서부로 전송하기 위해서는 입력되는 신호가 전송되어질 목적지 프로세서부를 지정하여야 한다. 이러한 요구는 신호를 전송하는 프로세서부_A(210)가 신호와 함께 목적지에 해당하는 프로세서부_B(220)의 위치를 지정함으로써 달성되며, 역으로 해당 신호를 수신하게 되는 프로세서부_B(220)가 그 신호를 전송한 프로세서부_A(210)를 인식할 수 있도록 원천지 정보를 더 포함시킬 수도 있다. 프로세서부와 제어 유니트간에 교환되는 신호에 목적지 주소 등을 혼합하는 기법은 통신망을 통한 정보 전송과 관련하여 잘 알려져 있다.
따라서 제어부(233)는 원천지로부터 입력되는 신호를 제2 DPSRAM(232)로 전달하며, 제2 DPSRAM(232)에 의해 이 신호가 프로세서_B(220)로 전송됨으로써 두 개의 프로세서간 신호 교환이 제어 유니트(230)에 의해 제어된다. 그 역도 동일한 체계이며, 보다 많은 수의 프로세서부간에 신호 교환이 수행되는 경우에도 그러하다. 다수의 프로세서부간에 신호 교환이 수행되는 경우라면, 하나의 제어 유니트(230)가 모든 프로세서부간의 신호 흐름을 제어할 수 있으며, 운용 환경에 따라서는 제어 유니트(230)를 다수개 구비할 수도 있다.
도3에 따르면, 제어 유니트(230)는 복수개의 DPSRAM(231, 232)과 제어부(233)를 포함하고 있으며, DPSRAM(231, 232)의 수는 제어 유니트(230)에 의해 신호 흐름이 제어되는 프로세서부의 수와 동일하다.
DPSRAM을 엑세스 하기 위해 필요한 신호들은 CS(Chip Select), OE(Output Enable), WE(Write Enable), 어드레스(Address), 데이터(Data), 인터럽트(Interrupt) 등이다. 여기서 인터럽트 신호는 한 쪽의 포트에서 쓰기 동작이 이루어지는 동안에 다른 쪽 포트에서 읽기 동작 또는 쓰기 동작이 이루어지는 것을 방지하기 위한 것이다. 이러한 DPSRAM의 엑세스 관련 신호들의 용법은 알려진 바와 같다.
제어부(233)는 전송 경로상의 신호들에 대한 제어를 수행하여야 하므로, 제어 유니트(230)가 두 개의 프로세서부(210)(220)에 대한 신호흐름을 제어하는 경우에는 논리적으로 3개의 제어로직이 필요하다. 즉, 프로세서부_A(210)와 자신인 제어 유니트(230)간의 통신시 신호들을 제어하기 위한 제어로직_A(241), 프로세서부_B(220)와 자신인 제어 유니트(230)간의 통신시 신호들을 제어하기 위한 제어로직_B(243), 프로세서부_A(210)와 프로세서부_B(220)간의 통신시 신호들을 제어하기 위한 제어로직_AB(242) 등이다.
이러한 제어 유니트(230)에 적용될 수 있는 본 발명의 다중 프로세서간 통신 제어 방법의 실시예를 설명한다.
도4는 본 발명에 따른 다중 프로세서간 통신 제어방법의 순서도이다.
신호 흐름을 제어할 프로세서부에 따라 제어부(233)의 각 로직이 선택된다. 제어 유니트(230)의 제어부(233)에 적재되는 로직은 제어로직_A(241), 제어로직_B(243), 제어로직_AB(242) 등이다(S40).
제어로직_A(241)는 프로세서부_A(210)에서 제1 DPSRAM(231)에 쓰기 동작을 시도하면, 반대편 제2 DPSRAM(232)에 인터럽트 신호를 활성화시킨다(S41~S44).
이때 제어로직_A(241)는 제2 DPSRAM(232)이 이미 활성상태에서 기존의 데이터를 쓰기 또는 읽기 하고 있다고 판단되면, 제2 DPSRAM(232)의 해당 읽기 또는 쓰기 동작이 완료되어 비활성으로 전환될 때까지 기다렸다가 비활성화 되었을 때 읽기 또는 쓰기 동작을 수행한다(S42~S44).
DPSRAM(231, 232)은 데이터를 읽는 방향과 쓰는 방향에 따른 기능상의 상이점이 없기 때문에 제어로직_B(242)의 기능은 제어로직_A(241)의 기능과 동등하다(S51~S54).
더불어 제어로직_AB(242)는 프로세서부_A(210)와 프로세서부_B(220)간의 통신에 따른 신호 흐름을 제어하게 되는데, 이에 의해 프로세서부_A(210)에서 생성되는 프로세서간 통신을 위한 신호와 프로세서부_B(220)에서 생성되는 프로세서간 통신을 위한 신호들이 연결되어 진다.
즉, 프로세서부_A(210)가 프로세서부_B(220)와의 프로세서간 통신을 수행하기 위해서 AB IPC(Inter-Processor Communication) 제어신호를 활성화시키게 된다(S61).
그러면 제어로직_AB(242)는 AB IPC가 활성화된 경우에 프로세서부_A(210)에서 생성되는 프로세서간 통신을 위한 신호를 제2 DPSRAM(232)으로 연결한다(S62).
이처럼 신호가 연결된 이후에 제2 DPSRAM(232)의 동작은 제어로직_B의 제어에 따른다(S63).
그 역의 경우도 동일한 체계이다. 즉, 프로세서부_B(220)가 AB IPC를 활성화시키면 제어로직_AB(242)가 프로세서부_B(220)에서 생성되는 신호를 제1 DPSRAM(231)으로 연결하고, 이후에는 제어로직_A(241)에 따른다.
이로써 본 실시예는 두 개의 프로세서간 통신시 신호흐름을 하나의 제어 유니트에서 집중적으로 관리할 수 있게 된다. 또한, 프로세서의 수를 확장하여 다수의 프로세서간 통신에 따른 신호 흐름을 제어하는 경우에도 용이하게 적용될 수 있음이 명확하다. 따라서 다중 프로세서 시스템에서 각 프로세서내에 다수의 DPSRAM을 각각 구비하지 않고도 다수의 프로세서간 통신을 제어할 수 있게 된다.
이상 설명한 실시예는 본 발명의 다양한 변화, 변경 및 균등물의 범위에 속한다. 따라서 실시예에 대한 기재내용으로 본 발명이 한정되지 않는다.
본 발명의 다중프로세서간 통신 제어 장치 및 그 방법에 따르면, 통신을 위한 프로세서의 수가 증가할수록 각 프로세서부에 다수의 DPSRAM을 구비하였기 때문에 통신 제어에 따른 부하가 가중되던 종래기술과는 달리, 프로세서 수의 변동시에도 제어 유니트내 제어로직을 변경하는 정도로 다중 프로세서간 통신 제어를 달성할 수 있게 되는 효과를 갖는다.
또한, 본 발명에 따르면 다중 프로세서간 통신 제어를 하나의 제어 유니트에서 집중적으로 수행함으로써 프로세서간 통신 제어와 그 관리의 효율성을 향상시키는 장점이 있다.

Claims (6)

  1. 다중 프로세서간 통신 제어에 있어서,
    상호간에 신호를 교환하여 해당 신호를 처리하기 위한 복수개의 프로세서부와;
    제어로직으로 구성된 제어부와 복수개의 쌍방향 포트 램으로 구성되고 상기 임의의 프로세서로부터 신호를 인가받아 지정된 프로세서로 전달하여 상기 복수개의 프로세서간에 교환되는 신호흐름을 제어하기 위한 제어 유니트를 포함하는 것을 특징으로 하는 다중 프로세서간 통신 제어 장치.
  2. 삭제
  3. 복수개의 프로세서간 통신을 위한 신호가 발생되는지 여부를 판단하여 각 프로세서부와 제어 유니트간에 통신제어를 위한 로직과 각 프로세서부간의 통신제어를 위한 로직으로 구성된 제어로직을 구동시키는 (a) 단계와;
    상기 구동된 제어로직은 상기 통신을 위한 신호를 발생시키는 프로세서부와 해당 프로세서부와 신호교환을 수행할 프로세서부간 통신시 상기 각 프로세서부에 할당된 저장매체를 제어하여 상기 프로세서부간 통신에 따른 신호흐름을 제어하는 (b) 단계를 포함하는 것을 특징으로 하는 다중 프로세서간 통신 제어 방법.
  4. 삭제
  5. 제 3항에 있어서, 상기 단계 (a)에서 상기 각 프로세서부와 제어 유니트간 통신 제어를 위한 로직이 구동되는 경우에 상기 단계 (b)는,
    상기 통신을 위한 신호를 발생시킨 프로세서부가 해당 신호를 제어부로 전송하면, 제어부가 해당 프로세서부와 신호 교환을 수행하게 될 프로세서부에 할당된 쌍방향 포트 램이 이미 활성 상태에 있는지 여부를 판단하는 단계와;
    상기 쌍방향 포트 램이 이미 활성 상태에 있는 경우, 제어부는 상기 쌍방향 포트 램이 진행중인 해당 동작을 완료하기를 대기하는 단계와;
    상기 쌍방향 포트 램이 이미 활성 상태에 있지 않거나 이미 진행되고 있던 동작을 완료한 경우, 제어부는 상기 쌍방향 포트 램을 활성화시켜 상기 통신을 위한 신호를 발생시킨 프로세서부와 상기 쌍방향 포트 램에 접속된 프로세서부간의 신호 교환이 수행되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다중 프로세서간 통신 제어 방법.
  6. 제 3항에 있어서, 상기 단계 (a)에서 상기 각 프로세서부간의 통신 제어를 위한 로직이 구동되는 경우에 상기 단계 (b)는,
    임의의 프로세서부가 프로세서간 통신 활성화 신호를 발생시키면, 제어부는 해당 프로세서부를 상기 활성화 신호로 지정되는 프로세서부에 할당된 쌍방향 포트 램으로 연결시키는 단계와;
    제어부는 상기 연결된 쌍방향 포트 램에 할당된 프로세서부와 제어 유니트간의 통신 제어를 위한 로직을 구동시켜 신호흐름을 제어하는 단계를 포함하여 이루어지는 것을 특징으로 하는 다중 프로세서간 통신 제어 방법.
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* Cited by examiner, † Cited by third party
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KR940012152A (ko) * 1992-11-30 1994-06-22 이헌조 멀티프로세서의 듀얼포트 메모리 액세스 제어장치
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