JPH05334231A - データ授受方式 - Google Patents
データ授受方式Info
- Publication number
- JPH05334231A JPH05334231A JP4142646A JP14264692A JPH05334231A JP H05334231 A JPH05334231 A JP H05334231A JP 4142646 A JP4142646 A JP 4142646A JP 14264692 A JP14264692 A JP 14264692A JP H05334231 A JPH05334231 A JP H05334231A
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Abstract
(57)【要約】
【目的】 高速動作が必要な処理、例えば、一方のプロ
セッサ装置に異常が生じ、他方のプロセッサ装置にデー
タを退避させるような処理においては、アクセスの競合
が起こらないようする。 【構成】 共通の伝送バスにアクセス要求信号用の信号
線を設置し、高速処理が必要なプロセッサ装置が、アク
セス要求信号を出力すると、、該アクセス要求信号を受
信したプロセッサ装置は、デュアルポートメモリに対す
るアクセスを行わないようにしている。
セッサ装置に異常が生じ、他方のプロセッサ装置にデー
タを退避させるような処理においては、アクセスの競合
が起こらないようする。 【構成】 共通の伝送バスにアクセス要求信号用の信号
線を設置し、高速処理が必要なプロセッサ装置が、アク
セス要求信号を出力すると、、該アクセス要求信号を受
信したプロセッサ装置は、デュアルポートメモリに対す
るアクセスを行わないようにしている。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置などを構
成する複数のプロセッサ間のデータ授受方式に関する。
成する複数のプロセッサ間のデータ授受方式に関する。
【０００２】
【従来の技術】図３は、一般的な情報処理装置のシステ
ム構成を示す図であり、情報処理装置は、マスタプロセ
ッサ装置１0、サブプロセッサ装置２0および入出力装置
３０が、共通の伝送バス３0を介して接続されて構成さ
れている。
ム構成を示す図であり、情報処理装置は、マスタプロセ
ッサ装置１0、サブプロセッサ装置２0および入出力装置
３０が、共通の伝送バス３0を介して接続されて構成さ
れている。
【０００３】図４は、図３のマスタプロセッサ装置１0
およびサブプロセッサ装置２0の構成を示すブロック図
である。
およびサブプロセッサ装置２0の構成を示すブロック図
である。
【０００４】マスタプロセッサ装置１0は、ＣＰＵ４
と、プログラム格納用のプログラムメモリ５と、ワーク
用のローカルメモリ６と、入出力回路７と、ペリフェラ
ル（周辺ＬＳＩ）８と、共通の伝送バス３0とのバスイ
ンタフェース回路９とを備えている。
と、プログラム格納用のプログラムメモリ５と、ワーク
用のローカルメモリ６と、入出力回路７と、ペリフェラ
ル（周辺ＬＳＩ）８と、共通の伝送バス３0とのバスイ
ンタフェース回路９とを備えている。
【０００５】一方、サブプロセッサ装置２0は、ＣＰＵ
１０と、プログラム格納用のプログラムメモリ１１と、
ワーク用のローカルメモリ１２と、入出力回路１３と、
ペリフェラル（周辺ＬＳＩ）１４と、共通の伝送バス３
0とのバスインタフェース回路１５と、マスタプロセッ
サ装置１0のＣＰＵ４とサブプロセッサ装置２0のＣＰＵ
１０との間でデータの授受を行うための対話用のデュア
ルポートメモリ１６0とを備えている。
１０と、プログラム格納用のプログラムメモリ１１と、
ワーク用のローカルメモリ１２と、入出力回路１３と、
ペリフェラル（周辺ＬＳＩ）１４と、共通の伝送バス３
0とのバスインタフェース回路１５と、マスタプロセッ
サ装置１0のＣＰＵ４とサブプロセッサ装置２0のＣＰＵ
１０との間でデータの授受を行うための対話用のデュア
ルポートメモリ１６0とを備えている。
【０００６】図５は、従来のデュアルポートメモリ１６
0の内部の構成を示すブロック図である。
0の内部の構成を示すブロック図である。
【０００７】同図において、１７はメモリセル、１８は
マスタプロセッサ装置１のＣＰＵ４からのアドレスデー
タをデコードするアドレスデコード回路、１９はマスタ
プロセッサ装置１のＣＰＵ４のデータの方向を制御する
データバスコントロール回路、２０はマスタプロセッサ
装置１のＣＰＵ４からのアクセス制御信号ライン、２１
はＣＰＵ１０からのアドレスバス、２２はＣＰＵ１０の
データの方向を制御するデータバスコントロール回路、
２３はＣＰＵ１０からのアクセス制御信号ライン、２４
はマスタプロセッサ装置１のＣＰＵ４へのＢＵＳＹ信号
ライン、２５はＣＰＵ１０へのＢＵＳＹ信号ラインであ
る。
マスタプロセッサ装置１のＣＰＵ４からのアドレスデー
タをデコードするアドレスデコード回路、１９はマスタ
プロセッサ装置１のＣＰＵ４のデータの方向を制御する
データバスコントロール回路、２０はマスタプロセッサ
装置１のＣＰＵ４からのアクセス制御信号ライン、２１
はＣＰＵ１０からのアドレスバス、２２はＣＰＵ１０の
データの方向を制御するデータバスコントロール回路、
２３はＣＰＵ１０からのアクセス制御信号ライン、２４
はマスタプロセッサ装置１のＣＰＵ４へのＢＵＳＹ信号
ライン、２５はＣＰＵ１０へのＢＵＳＹ信号ラインであ
る。
【０００８】次に、動作を説明する。
【０００９】図３に示される構成において、各プロセッ
サ装置１0，２0は、個々のプログラムに従って互いに独
立に処理を実行するが、他のプロセッサ装置２0，１0と
間でデータの授受を行う場合には、共通の伝送バス３0
を介してサブプロセッサ装置２0の対話用デュアルポー
トメモリ１６0を使用して相互にデータの授受を行う。
サ装置１0，２0は、個々のプログラムに従って互いに独
立に処理を実行するが、他のプロセッサ装置２0，１0と
間でデータの授受を行う場合には、共通の伝送バス３0
を介してサブプロセッサ装置２0の対話用デュアルポー
トメモリ１６0を使用して相互にデータの授受を行う。
【００１０】図５に示されるように、デュアルポートメ
モリ１６0のメモリセル１７には、マスタプロセッサ装
置１0のＣＰＵ４およびサブプロセッサ装置２0のＣＰＵ
１０の双方から各々アドレスバスおよびデータバスが接
続されており、各ＣＰＵ４，１０からの制御信号によ
り、このデュアルポートメモリ１６0に対して読み出し
書き込み動作を行う。
モリ１６0のメモリセル１７には、マスタプロセッサ装
置１0のＣＰＵ４およびサブプロセッサ装置２0のＣＰＵ
１０の双方から各々アドレスバスおよびデータバスが接
続されており、各ＣＰＵ４，１０からの制御信号によ
り、このデュアルポートメモリ１６0に対して読み出し
書き込み動作を行う。
【００１１】このような動作において、デュアルポート
メモリ１６0であるために、双方から同時に同一のアド
レスがアクセスされる場合が発生する。
メモリ１６0であるために、双方から同時に同一のアド
レスがアクセスされる場合が発生する。
【００１２】この場合、デュアルポートメモリは、どち
らかのポートの先着優先度を判定し、先着のアクセスポ
ートに対してアクセス権を与え、後着のポート側に対し
ては、ＢＵＳＹ信号を出力しアクセスをＷＡＩＴさせて
しまう。このＢＵＳＹ信号を受けたポート側のＣＰＵ
は、ＢＵＳＹ信号が解除されるまでＷＡＩＴし、信号が
解除された後、デュアルポートメモリに対してアクセス
動作を実行することができる。
らかのポートの先着優先度を判定し、先着のアクセスポ
ートに対してアクセス権を与え、後着のポート側に対し
ては、ＢＵＳＹ信号を出力しアクセスをＷＡＩＴさせて
しまう。このＢＵＳＹ信号を受けたポート側のＣＰＵ
は、ＢＵＳＹ信号が解除されるまでＷＡＩＴし、信号が
解除された後、デュアルポートメモリに対してアクセス
動作を実行することができる。
【００１３】
【発明が解決しようとする課題】このような従来例で
は、高速動作が必要な処理、例えば、一方のプロセッサ
装置に異常が生じ、他方のプロセッサ装置に連続して多
くのデータを転送する為にデュアルポートメモリへアク
セスが必要な際においてもＷＡＩＴがかかってしまい、
高速処理が行えない場合があるという難点がある。
は、高速動作が必要な処理、例えば、一方のプロセッサ
装置に異常が生じ、他方のプロセッサ装置に連続して多
くのデータを転送する為にデュアルポートメモリへアク
セスが必要な際においてもＷＡＩＴがかかってしまい、
高速処理が行えない場合があるという難点がある。
【００１４】本発明は、上述の点に鑑みて為されたもの
であって、高速動作が必要な処理においては、アクセス
の競合が起こらないようすることを目的とする。
であって、高速動作が必要な処理においては、アクセス
の競合が起こらないようすることを目的とする。
【００１５】
【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。
を達成するために、次のように構成している。
【００１６】すなわち、本発明は、共通の伝送バスに接
続された複数のプロセッサ装置の間で、双方向データア
クセス用のデュアルポートメモリを介してデータの授受
を行うデータ授受方式であって、前記共通の伝送バスに
アクセス要求信号用の信号線を設置し、前記プロセッサ
装置は、前記デュアルポートメモリに対するアクセス権
を専有するときには、前記信号線を介してアクセス要求
信号を出力し、該アクセス要求信号を受信したプロセッ
サ装置は、前記デュアルポートメモリに対するアクセス
を行わないようにしている。
続された複数のプロセッサ装置の間で、双方向データア
クセス用のデュアルポートメモリを介してデータの授受
を行うデータ授受方式であって、前記共通の伝送バスに
アクセス要求信号用の信号線を設置し、前記プロセッサ
装置は、前記デュアルポートメモリに対するアクセス権
を専有するときには、前記信号線を介してアクセス要求
信号を出力し、該アクセス要求信号を受信したプロセッ
サ装置は、前記デュアルポートメモリに対するアクセス
を行わないようにしている。
【００１７】
【作用】上記構成によれば、高速処理が必要なプロセッ
サ装置は、アクセス要求信号を出力することにより、デ
ュアルポートメモリに対するアクセス権を専有できるこ
とになり、従来例にように、ＷＡＩＴがかるようなこと
がない。
サ装置は、アクセス要求信号を出力することにより、デ
ュアルポートメモリに対するアクセス権を専有できるこ
とになり、従来例にように、ＷＡＩＴがかるようなこと
がない。
【００１８】
【実施例】以下、図面によって本発明の実施例につい
て、詳細に説明する。
て、詳細に説明する。
【００１９】実施例１．図１は、本発明の一実施例のブ
ロック図であり、図４の従来例に対応する部分には、同
一の参照符を付す。
ロック図であり、図４の従来例に対応する部分には、同
一の参照符を付す。
【００２０】この実施例のデータ授受方式が適用される
情報処理装置は、マスタプロセッサ装置１およびサブプ
ロセッサ装置２が、共通の伝送バス３を介して接続され
ている。
情報処理装置は、マスタプロセッサ装置１およびサブプ
ロセッサ装置２が、共通の伝送バス３を介して接続され
ている。
【００２１】マスタプロセッサ装置１は、ＣＰＵ４と、
プログラム格納用のプログラムメモリ５と、ワーク用の
ローカルメモリ６と、入出力回路７と、ペリフェラル
（周辺ＬＳＩ）８と、共通の伝送バス３とのバスインタ
フェース回路９とを備えている。
プログラム格納用のプログラムメモリ５と、ワーク用の
ローカルメモリ６と、入出力回路７と、ペリフェラル
（周辺ＬＳＩ）８と、共通の伝送バス３とのバスインタ
フェース回路９とを備えている。
【００２２】一方、サブプロセッサ装置２は、ＣＰＵ１
０と、プログラム格納用のプログラムメモリ１１と、ワ
ーク用のローカルメモリ１２と、入出力回路１３と、ペ
リフェラル（周辺ＬＳＩ）１４と、共通の伝送バス３と
のバスインタフェース回路１５と、マスタプロセッサ装
置１のＣＰＵ４とサブプロセッサ装置２のＣＰＵ１０と
の間でデータの授受を行うための対話用のデュアルポー
トメモリ１６とを備えている。
０と、プログラム格納用のプログラムメモリ１１と、ワ
ーク用のローカルメモリ１２と、入出力回路１３と、ペ
リフェラル（周辺ＬＳＩ）１４と、共通の伝送バス３と
のバスインタフェース回路１５と、マスタプロセッサ装
置１のＣＰＵ４とサブプロセッサ装置２のＣＰＵ１０と
の間でデータの授受を行うための対話用のデュアルポー
トメモリ１６とを備えている。
【００２３】図２は、デュアルポートメモリ１６の内部
の構成を示すブロック図であり、図５の従来例に対応す
る部分には、同一の参照符を付す。
の構成を示すブロック図であり、図５の従来例に対応す
る部分には、同一の参照符を付す。
【００２４】同図において、１７はメモリセル、１８は
マスタプロセッサ装置１のＣＰＵ４からのアドレスデー
タをデコードするアドレスデコード回路、１９はマスタ
プロセッサ装置１のＣＰＵ４のデータの方向を制御する
データバスコントロール回路、２０はマスタプロセッサ
装置１のＣＰＵ４からのアクセス制御信号ライン、２１
はＣＰＵ１０からのアドレスバス、２２はＣＰＵ１０の
データの方向を制御するデータバスコントロール回路、
２３はＣＰＵ１０からのアクセス制御信号ライン、２４
はマスタプロセッサ装置１のＣＰＵ４へのＢＵＳＹ信号
ライン、２５はＣＰＵ１０へのＢＵＳＹ信号ラインであ
り、以上の構成は、従来例と同様である。
マスタプロセッサ装置１のＣＰＵ４からのアドレスデー
タをデコードするアドレスデコード回路、１９はマスタ
プロセッサ装置１のＣＰＵ４のデータの方向を制御する
データバスコントロール回路、２０はマスタプロセッサ
装置１のＣＰＵ４からのアクセス制御信号ライン、２１
はＣＰＵ１０からのアドレスバス、２２はＣＰＵ１０の
データの方向を制御するデータバスコントロール回路、
２３はＣＰＵ１０からのアクセス制御信号ライン、２４
はマスタプロセッサ装置１のＣＰＵ４へのＢＵＳＹ信号
ライン、２５はＣＰＵ１０へのＢＵＳＹ信号ラインであ
り、以上の構成は、従来例と同様である。
【００２５】この実施例では、高速動作が必要な処理に
おいては、アクセスの競合が起こらないようするため
に、次のように構成している。
おいては、アクセスの競合が起こらないようするため
に、次のように構成している。
【００２６】すなわち、共通の伝送バス３にアクセス要
求信号用の信号線２６を設置し、このアクセス要求信号
出力用駆動ドライバ（オープンコレクタ出力）２７およ
びアクセス要求信号受信用レシーブバッファ２８を設置
している。
求信号用の信号線２６を設置し、このアクセス要求信号
出力用駆動ドライバ（オープンコレクタ出力）２７およ
びアクセス要求信号受信用レシーブバッファ２８を設置
している。
【００２７】このアクセス要求信号出力用駆動ドライバ
２７およびアクセス要求信号用レシーブバッファ２８
は、マスタプロセッサ装置１側にも同様に設置されてい
る。
２７およびアクセス要求信号用レシーブバッファ２８
は、マスタプロセッサ装置１側にも同様に設置されてい
る。
【００２８】各プロセッサ装置１，２は、デュアルポー
トメモリ１６に対するアクセス権を専有しようとすると
きには、アクセス要求信号線２６を介してアクセス要求
信号を出力し、該アクセス要求信号を受信した側のプロ
セッサ装置２，１は、デュアルポートメモリ１６に対す
るアクセスを行わないようにしている。
トメモリ１６に対するアクセス権を専有しようとすると
きには、アクセス要求信号線２６を介してアクセス要求
信号を出力し、該アクセス要求信号を受信した側のプロ
セッサ装置２，１は、デュアルポートメモリ１６に対す
るアクセスを行わないようにしている。
【００２９】次に、動作を説明する。
【００３０】図１に示される構成において、各プロセッ
サ装置１，２は、個々のプログラムに従って互いに独立
に処理を実行するが、他のプロセッサ装置２，１との間
で何等かのデータの授受を行う場合には、共通の伝送バ
ス３を介してサブプロセッサ装置２の対話用の双方向デ
ータアクセス用デュアルポートメモリ１６を使用して相
互にデータの授受を行う。
サ装置１，２は、個々のプログラムに従って互いに独立
に処理を実行するが、他のプロセッサ装置２，１との間
で何等かのデータの授受を行う場合には、共通の伝送バ
ス３を介してサブプロセッサ装置２の対話用の双方向デ
ータアクセス用デュアルポートメモリ１６を使用して相
互にデータの授受を行う。
【００３１】図２に示されるように、デュアルポートメ
モリ１６のメモリセル１７には、マスタプロセッサ装置
１のＣＰＵ４およびサブプロセッサ装置２のＣＰＵ１０
の双方から各々アドレスバスおよびデータバスが接続さ
れており、各ＣＰＵ４，１０からの制御信号により、こ
のデュアルポートメモリ１６に対して読み出し書き込み
動作を行う。
モリ１６のメモリセル１７には、マスタプロセッサ装置
１のＣＰＵ４およびサブプロセッサ装置２のＣＰＵ１０
の双方から各々アドレスバスおよびデータバスが接続さ
れており、各ＣＰＵ４，１０からの制御信号により、こ
のデュアルポートメモリ１６に対して読み出し書き込み
動作を行う。
【００３２】このような動作において、デュアルポート
メモリ１６であるために、双方から同時に同一のアドレ
スがアクセスされる場合が発生する。
メモリ１６であるために、双方から同時に同一のアドレ
スがアクセスされる場合が発生する。
【００３３】この場合、デュアルポートメモリ１６は、
どちらかのポートの先着優先度を判定し、先着のアクセ
スポートに対してアクセス権を与え、後着のポート側に
対しては、ＢＵＳＹ信号を出力しアクセスをＷＡＩＴさ
せてしまう。このＢＵＳＹ信号を受けたポート側のＣＰ
Ｕは、ＢＵＳＹ信号が解除されるまでＷＡＩＴし、信号
が解除された後、デュアルポートメモリ１６に対してア
クセス動作を実行することができる。以上の動作は、従
来例と同様である。
どちらかのポートの先着優先度を判定し、先着のアクセ
スポートに対してアクセス権を与え、後着のポート側に
対しては、ＢＵＳＹ信号を出力しアクセスをＷＡＩＴさ
せてしまう。このＢＵＳＹ信号を受けたポート側のＣＰ
Ｕは、ＢＵＳＹ信号が解除されるまでＷＡＩＴし、信号
が解除された後、デュアルポートメモリ１６に対してア
クセス動作を実行することができる。以上の動作は、従
来例と同様である。
【００３４】ここで、例えば、マスタプロセッサ装置１
が高速動作を行う必要が生じた場合には、マスタプロセ
ッサ装置１は、アクセス要求信号を出力し、共通の伝送
バス３を介してサブプロセッサ装置２に送る。これを受
けたサブプロセッサ装置２は、デュアルポートメモリ１
６に対するアクセスを一時的に禁止し、したがって、マ
スタプロセッサ装置１は、ＷＡＩＴがかかることなく、
デュアルポートメモリ１６をローカルメモリと同様に高
速アクセスできることになる。
が高速動作を行う必要が生じた場合には、マスタプロセ
ッサ装置１は、アクセス要求信号を出力し、共通の伝送
バス３を介してサブプロセッサ装置２に送る。これを受
けたサブプロセッサ装置２は、デュアルポートメモリ１
６に対するアクセスを一時的に禁止し、したがって、マ
スタプロセッサ装置１は、ＷＡＩＴがかかることなく、
デュアルポートメモリ１６をローカルメモリと同様に高
速アクセスできることになる。
【００３５】そして、必要なアクセス動作が完了する
と、マスタプロセッサ装置１は、アクセス要求信号の出
力を解除し、通常状態に戻して動作を継続する。
と、マスタプロセッサ装置１は、アクセス要求信号の出
力を解除し、通常状態に戻して動作を継続する。
【００３６】このように必要に応じてデュアルポートメ
モリ１６のアクセス権を専有することにより、まとまっ
たデータをデュアルポートメモリ１６に一気に書き込み
および読み出しする場合に、非常に有効である。
モリ１６のアクセス権を専有することにより、まとまっ
たデータをデュアルポートメモリ１６に一気に書き込み
および読み出しする場合に、非常に有効である。
【００３７】
【発明の効果】以上のように本発明によれば、高速処理
が必要なプロセッサ装置は、アクセス要求信号を出力す
ることにより、デュアルポートメモリに対するアクセス
権を専有できることになり、従来例にようにＷＡＩＴが
かるようなことがない。
が必要なプロセッサ装置は、アクセス要求信号を出力す
ることにより、デュアルポートメモリに対するアクセス
権を専有できることになり、従来例にようにＷＡＩＴが
かるようなことがない。
【図１】本発明の一実施例のブロック図である。
【図２】図１のデュアルポートメモリのブロック図であ
る。
る。
【図３】情報処理装置のブロック図である。
【図４】図３のプロセッサ装置のブロック図である。
【図５】従来例のデュアルポートメモリのブロック図で
ある。
ある。
１，１0 マスタプロセッサ装置 ２，２0 サブプロセッサ装置 ３，３0 共通の伝送バス １６，１６0 デュアルポートメモリ ２６ アクセス要求信号線
Claims (1)
- 【請求項１】 共通の伝送バスに接続された複数のプロ
セッサ装置の間で、双方向データアクセス用のデュアル
ポートメモリを介してデータの授受を行うデータ授受方
式であって、 前記共通の伝送バスにアクセス要求信号用の信号線を設
置し、前記プロセッサ装置は、前記デュアルポートメモ
リに対するアクセス権を専有するときには、前記信号線
を介してアクセス要求信号を出力し、該アクセス要求信
号を受信したプロセッサ装置は、前記デュアルポートメ
モリに対するアクセスを行わないことを特徴とするデー
タ授受方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142646A JPH05334231A (ja) | 1992-06-03 | 1992-06-03 | データ授受方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142646A JPH05334231A (ja) | 1992-06-03 | 1992-06-03 | データ授受方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334231A true JPH05334231A (ja) | 1993-12-17 |
Family
ID=15320197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4142646A Pending JPH05334231A (ja) | 1992-06-03 | 1992-06-03 | データ授受方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334231A (ja) |
-
1992
- 1992-06-03 JP JP4142646A patent/JPH05334231A/ja active Pending
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