JPS61195042A - データ伝送制御装置 - Google Patents
データ伝送制御装置Info
- Publication number
- JPS61195042A JPS61195042A JP61040144A JP4014486A JPS61195042A JP S61195042 A JPS61195042 A JP S61195042A JP 61040144 A JP61040144 A JP 61040144A JP 4014486 A JP4014486 A JP 4014486A JP S61195042 A JPS61195042 A JP S61195042A
- Authority
- JP
- Japan
- Prior art keywords
- devices
- control device
- bus
- data
- port access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bus Control (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、データ伝送制御装置に関するものであり、
特に装置内部の通信を最小にする手段を有するそのよう
なデータ伝送制御装置に関するものである。
特に装置内部の通信を最小にする手段を有するそのよう
なデータ伝送制御装置に関するものである。
[従来の技術]
現在のデータ通信システムにおいては、データトラフィ
ック容口および柔軟性が厳しく制限されているデータ伝
送制御装置が使用されている。そのような制tll装置
はそのような他の制御装置と通信できる場合もできない
場合もある。代表的なデ−タ伝送制御装置は1以上の通
信周辺装置、例えば同期通信制御装置、および直接メモ
リアクセス(以下DMAとよぶ)制御装置に接続された
マイクロプロセッサを備えている。D M A制御装置
および通信装置は通常直接マイクロプロセッサのバスに
接続されている。
ック容口および柔軟性が厳しく制限されているデータ伝
送制御装置が使用されている。そのような制tll装置
はそのような他の制御装置と通信できる場合もできない
場合もある。代表的なデ−タ伝送制御装置は1以上の通
信周辺装置、例えば同期通信制御装置、および直接メモ
リアクセス(以下DMAとよぶ)制御装置に接続された
マイクロプロセッサを備えている。D M A制御装置
および通信装置は通常直接マイクロプロセッサのバスに
接続されている。
そのようなシステムにおいてデータを送受信するために
、通信装置は伝送を行なうために必要な情報でプログラ
ムされており、DMA制御装置はデータのローカルソー
スまたは送り先に関する位置情報でプログラムされてい
る。通信装置がデータのピースを送受信する準備ができ
たとき、それはDMA制御装置に信号する。それに応答
してDMA制御装置はマイクロプロセッサにそのバスの
一時的な制御の要求を行なう。マイクロプロセッサが現
在行なっている仕事を完了すると、バスの使用はDMA
制御装置に許可され、D M A III in装置は
必要な制御およびアドレス信号を発生し、マイクロプロ
セッサのメモリと通信装置との間で要求されたデータピ
ースの伝送を行なわせる。
、通信装置は伝送を行なうために必要な情報でプログラ
ムされており、DMA制御装置はデータのローカルソー
スまたは送り先に関する位置情報でプログラムされてい
る。通信装置がデータのピースを送受信する準備ができ
たとき、それはDMA制御装置に信号する。それに応答
してDMA制御装置はマイクロプロセッサにそのバスの
一時的な制御の要求を行なう。マイクロプロセッサが現
在行なっている仕事を完了すると、バスの使用はDMA
制御装置に許可され、D M A III in装置は
必要な制御およびアドレス信号を発生し、マイクロプロ
セッサのメモリと通信装置との間で要求されたデータピ
ースの伝送を行なわせる。
データの多数のピースの伝送を必要とするかもしれない
データ伝送処理が完了すると、割込み信号がD M A
III Ill装置または通信装置のいずれかで発生
され、この状態を示すためにマイクロプロセッサに与え
られる。もしも、例えば動作が送信動作であれば、別の
データの伝送まで何も要求されない。しかしながら、も
しも、動作が受信動作であれば、マイクロプロセッサは
次に続くデータの損失を阻止するために次の入力データ
の伝送が開始される前にD M A III!J YI
J装置および通信装置を再プログラムする。マイクロプ
ロセッサはデータが到着するときに何の制御も行なわな
いから、その応答時間は外部的な因子によって決定され
る。
データ伝送処理が完了すると、割込み信号がD M A
III Ill装置または通信装置のいずれかで発生
され、この状態を示すためにマイクロプロセッサに与え
られる。もしも、例えば動作が送信動作であれば、別の
データの伝送まで何も要求されない。しかしながら、も
しも、動作が受信動作であれば、マイクロプロセッサは
次に続くデータの損失を阻止するために次の入力データ
の伝送が開始される前にD M A III!J YI
J装置および通信装置を再プログラムする。マイクロプ
ロセッサはデータが到着するときに何の制御も行なわな
いから、その応答時間は外部的な因子によって決定され
る。
前記のシナリオのいくつかの部分で問題が生じてくる。
例えばデータ伝送の長さが短いとき、および、または連
続した伝送が狭い間隔であるとき、マイクロプロセッサ
の割込みは非常に頻繁になる。
続した伝送が狭い間隔であるとき、マイクロプロセッサ
の割込みは非常に頻繁になる。
割込みのたびにある量の固有の処理が必要であるから、
これはマイクロプロセッサの応答能力を減殺する。さら
にマイクロプロセッサは頻繁に割込まれる負荷の問題で
大幅に占有されるから、他の作業をする時間が減少する
。極端な場合には、マイクロプロセッサはその処理でき
る以上にサービスを割込まれ、したがって最早受信装置
を受信待機状態に維持することができなくなる。その結
果入力データが失われる。そのような状態は特に多数の
通信装置が単一のマイクロプロセッサに接続されるとき
生じる。さらにDMA制御装置は通信装置との間でデー
タピースの伝送を行なうためにマイクロプロセッサから
時間を奪うため、正常の処理および割込み処理のために
マイクロプロセッサが利用できる時間はデータ伝送によ
ってさらに減少する。また高い伝送速度の装置および、
または多数の装置が動作しているとき、マイクロプロセ
ッサは過度に共用されるためにボトルネック、すなわち
狭い通路で制限された状態となる。バスアクセス要求全
体の和が全体のバス能力を越えることが生じ得る。それ
はそれを阻止する直接の機構がないからである。最後に
、マイクロプロセッサはそれぞれのおよび毎回のデータ
伝送に関与するから、マイクロプロセッサに要求される
単位時間当りの計算量がその計算能力を簡単に超過する
可能性がある。
これはマイクロプロセッサの応答能力を減殺する。さら
にマイクロプロセッサは頻繁に割込まれる負荷の問題で
大幅に占有されるから、他の作業をする時間が減少する
。極端な場合には、マイクロプロセッサはその処理でき
る以上にサービスを割込まれ、したがって最早受信装置
を受信待機状態に維持することができなくなる。その結
果入力データが失われる。そのような状態は特に多数の
通信装置が単一のマイクロプロセッサに接続されるとき
生じる。さらにDMA制御装置は通信装置との間でデー
タピースの伝送を行なうためにマイクロプロセッサから
時間を奪うため、正常の処理および割込み処理のために
マイクロプロセッサが利用できる時間はデータ伝送によ
ってさらに減少する。また高い伝送速度の装置および、
または多数の装置が動作しているとき、マイクロプロセ
ッサは過度に共用されるためにボトルネック、すなわち
狭い通路で制限された状態となる。バスアクセス要求全
体の和が全体のバス能力を越えることが生じ得る。それ
はそれを阻止する直接の機構がないからである。最後に
、マイクロプロセッサはそれぞれのおよび毎回のデータ
伝送に関与するから、マイクロプロセッサに要求される
単位時間当りの計算量がその計算能力を簡単に超過する
可能性がある。
通常の通信装置は一般に予め選択された用途に特定され
ており、その特定の用途に応じた命令および制御フォー
マットを有している。さらに、そのような装置は非常に
しばしば、場合によってはそのローカルメモリと通信媒
体との間でデータの伝送を行なうためにマイクロプロセ
ッサとほとんど連続的に相互作用を行なう。そのような
通信装置の用途による特定の性質の結果として、異なっ
た通信装置間で伝送するときデータのコピーおよび再フ
ォ−マツトがしばしば必要であり、それによってマイク
ロプロセッサには付加的な計算負荷が与えられる。
ており、その特定の用途に応じた命令および制御フォー
マットを有している。さらに、そのような装置は非常に
しばしば、場合によってはそのローカルメモリと通信媒
体との間でデータの伝送を行なうためにマイクロプロセ
ッサとほとんど連続的に相互作用を行なう。そのような
通信装置の用途による特定の性質の結果として、異なっ
た通信装置間で伝送するときデータのコピーおよび再フ
ォ−マツトがしばしば必要であり、それによってマイク
ロプロセッサには付加的な計算負荷が与えられる。
上記のことから、データ伝送制御装置はマイクロプロセ
ッサおよびそれとインターフェイスする装置との間の相
互作用を減少し、またデータ伝送マイクロプロセッサプ
ログラム蓄積メモリをバケットデータバッファメモリか
ら分離して、伝送されるパケットが前記マイクロプロセ
ッサの特性に影響を与えないようにすることが必要であ
ることが明らかである。さらに、外部割込みの周波数を
減少させることが特に好ましい。すなわちこのようなデ
ータ伝送により細かい命令および制御機能からマイクロ
プロセッサを隔離することによって最高の可能なデータ
の伝送を行なうことは特に好ましいことである。
ッサおよびそれとインターフェイスする装置との間の相
互作用を減少し、またデータ伝送マイクロプロセッサプ
ログラム蓄積メモリをバケットデータバッファメモリか
ら分離して、伝送されるパケットが前記マイクロプロセ
ッサの特性に影響を与えないようにすることが必要であ
ることが明らかである。さらに、外部割込みの周波数を
減少させることが特に好ましい。すなわちこのようなデ
ータ伝送により細かい命令および制御機能からマイクロ
プロセッサを隔離することによって最高の可能なデータ
の伝送を行なうことは特に好ましいことである。
[発明の解決すべき問題点1
したがって、この発明の目的の一つは前記の欠点を解決
するのみならず、ざらに通信ネットワーク全体にわたっ
て均一であるような充分に多能なデータ伝送制御装置を
提供することである。
するのみならず、ざらに通信ネットワーク全体にわたっ
て均一であるような充分に多能なデータ伝送制御装置を
提供することである。
[問題点解決のための手段]
この目的は、制御装置および複数の補助装置実質上独立
してインターフェイスする蓄積装置を具備するデータ伝
送制御装置によって少なくとも部分的に達成される。
してインターフェイスする蓄積装置を具備するデータ伝
送制御装置によって少なくとも部分的に達成される。
その他のこの発明の目的および効果は添附図面を参照し
た説明により明らかにされるであろう。
た説明により明らかにされるであろう。
[実施例コ
第1図に全体を10で示したこの発明の1実施例のデー
タ伝送側m+¥7A置は、マイクロコンピュータ12、
装置インターフェイス制御装置14、通信バスインター
フェイス装置18をI制御する手段16および蓄積装置
1120のような複数のデータ送受信装置を具備してい
る。装置10はさらにマイクロコンピュータ12と蓄積
装置120との間の第1のメモリポートアクセス制御装
置22、装置インターフェイス制御装置14と蓄積装置
20との間の第2のメモリポートアクセス制御装置24
および手段16と蓄積装置20との間の第3のメモリポ
ートアクセス制御装置26を具備している。装置10は
さらに各メモリポートアクセス制御装置22.24.2
6と蓄積装置20との間の通信を調整する手段28を備
えている。
タ伝送側m+¥7A置は、マイクロコンピュータ12、
装置インターフェイス制御装置14、通信バスインター
フェイス装置18をI制御する手段16および蓄積装置
1120のような複数のデータ送受信装置を具備してい
る。装置10はさらにマイクロコンピュータ12と蓄積
装置120との間の第1のメモリポートアクセス制御装
置22、装置インターフェイス制御装置14と蓄積装置
20との間の第2のメモリポートアクセス制御装置24
および手段16と蓄積装置20との間の第3のメモリポ
ートアクセス制御装置26を具備している。装置10は
さらに各メモリポートアクセス制御装置22.24.2
6と蓄積装置20との間の通信を調整する手段28を備
えている。
1実施例では、マイクロコンピュータ12はローカルバ
ス30を備え、このローカルバス30はマイクロプロセ
ッサ部分32、使用に供されるランダムアクセスメモリ
(RAM)部分34、読取り専用メモリ(ROM)部分
36および補助サービス部分38を相互に接続している
。マイクロプロセッサ部分32はメモリ34.36.3
8中に蓄積されたプログラムによる全ての命令設定動作
を含む全ての必要なデータ処理サービスを行なう。さら
にマイクロコンピュータ12は装置インターフェイス制
御装置14および通信バスインターフェイス制御装置1
6からそれぞれライン40および42を介して割込み信
号を受信し、それぞれライン44および46を介してそ
れらにチャンネル注意信号を発生させることによって装
置10に対して制御を実効的に行なう。マイクロコンピ
ュータ12はまたライン48によって蓄積装置20と両
方向で通信する。マイクロコンピュータ12と蓄積装置
20との間の接続、すなわちライン48は割込みおよび
チャンネル注意信号を伝送し、またそれらの間でデータ
交換を行なう。好ましい実施例においてはマイクロプロ
セッサ部分32はカリフォルニア州すンタクララのイン
テル社より市販されている80186型である。
ス30を備え、このローカルバス30はマイクロプロセ
ッサ部分32、使用に供されるランダムアクセスメモリ
(RAM)部分34、読取り専用メモリ(ROM)部分
36および補助サービス部分38を相互に接続している
。マイクロプロセッサ部分32はメモリ34.36.3
8中に蓄積されたプログラムによる全ての命令設定動作
を含む全ての必要なデータ処理サービスを行なう。さら
にマイクロコンピュータ12は装置インターフェイス制
御装置14および通信バスインターフェイス制御装置1
6からそれぞれライン40および42を介して割込み信
号を受信し、それぞれライン44および46を介してそ
れらにチャンネル注意信号を発生させることによって装
置10に対して制御を実効的に行なう。マイクロコンピ
ュータ12はまたライン48によって蓄積装置20と両
方向で通信する。マイクロコンピュータ12と蓄積装置
20との間の接続、すなわちライン48は割込みおよび
チャンネル注意信号を伝送し、またそれらの間でデータ
交換を行なう。好ましい実施例においてはマイクロプロ
セッサ部分32はカリフォルニア州すンタクララのイン
テル社より市販されている80186型である。
装置インターフェイス制御装[14は蓄積装置20とイ
ンターフェイスする手段50を備え、この手段50はま
たマイクロコンピュータ12のローカルバス30とイン
ターフェイスしてそれに割込み信号を与え、それからチ
ャンネル注意信号を受信する。装置インターフェイス制
御装置1114はさらに例えば複数の周辺装置58が接
続された高速バス56を介して制御装置54とインター
フェイスする手段52を備えている。その代わりに手段
50はまた本出願人の同日出願用1[111中に記載さ
れているような通信ネットワークバスとインターフェイ
スすることもできる。前記同日出願明細書にも記載され
ているように、装置インターフェイス制御装置14は固
定プログラム部分60と周辺装置特定プログラム部分6
2を含んでいる。通信バスインターフェイス18を制御
する手段16はノーダル制御装置チップ64、例えばイ
ンテル社により市販されている82586型装置を備え
ている。もちろん他の同様な機能装置も使用できる。手
段16はマイクロコンピュータ12のローカルバス30
を介してマイクロコンピュータ12に割込み信号を与え
、それからチャンネル注意信号を受信する手段66を備
えている。さらに詳細に後述するように、手段16は蓄
積装[20と両方向で通信する。実施例では任意の他の
伝送制御装置そのた類似装置との間でデータの伝送を行
なうための通信バス68はデータ伝送媒体70、このデ
ータ伝送媒体70とは別の衝突検出媒体72およびクロ
ック信号媒体74を含んでいる。そのような通信バス6
8および例示した通信バスインターフェイス18本出願
人の米国特許出願用670,682号および第670,
701 N明IIIに記載されている。
ンターフェイスする手段50を備え、この手段50はま
たマイクロコンピュータ12のローカルバス30とイン
ターフェイスしてそれに割込み信号を与え、それからチ
ャンネル注意信号を受信する。装置インターフェイス制
御装置1114はさらに例えば複数の周辺装置58が接
続された高速バス56を介して制御装置54とインター
フェイスする手段52を備えている。その代わりに手段
50はまた本出願人の同日出願用1[111中に記載さ
れているような通信ネットワークバスとインターフェイ
スすることもできる。前記同日出願明細書にも記載され
ているように、装置インターフェイス制御装置14は固
定プログラム部分60と周辺装置特定プログラム部分6
2を含んでいる。通信バスインターフェイス18を制御
する手段16はノーダル制御装置チップ64、例えばイ
ンテル社により市販されている82586型装置を備え
ている。もちろん他の同様な機能装置も使用できる。手
段16はマイクロコンピュータ12のローカルバス30
を介してマイクロコンピュータ12に割込み信号を与え
、それからチャンネル注意信号を受信する手段66を備
えている。さらに詳細に後述するように、手段16は蓄
積装[20と両方向で通信する。実施例では任意の他の
伝送制御装置そのた類似装置との間でデータの伝送を行
なうための通信バス68はデータ伝送媒体70、このデ
ータ伝送媒体70とは別の衝突検出媒体72およびクロ
ック信号媒体74を含んでいる。そのような通信バス6
8および例示した通信バスインターフェイス18本出願
人の米国特許出願用670,682号および第670,
701 N明IIIに記載されている。
第2図に示すように蓄積装置20はアドレスボート7B
、データポート78および制御信号ボート80を備えて
いる。さらに単一アドレスバス82がアドレスポート1
6をメモリポートアクセス制御装置22゜24、26に
相互接続している。手段28は制御信号ボート80に接
続された制御信号バス86を介して蓄積装置20と接続
されている。
、データポート78および制御信号ボート80を備えて
いる。さらに単一アドレスバス82がアドレスポート1
6をメモリポートアクセス制御装置22゜24、26に
相互接続している。手段28は制御信号ボート80に接
続された制御信号バス86を介して蓄積装置20と接続
されている。
実施例では、蓄積装置20は約32キロバイトの蓄積容
量を有するランダムアクセスメモリ(RAM)である。
量を有するランダムアクセスメモリ(RAM)である。
日立製作所より市販されているH M 6264− L
Pのような多くの市販されているRAM装置が使用で
きる。蓄積装置20とポートアクセス制御装@22.2
4.26との間の通信を調整する典型的な手段の一つは
判定装置88およびタイミング発生装[90を備えてい
る。判定装置88は通常の方法で各ポートアクセス制御
装@22.24.26を登録し、それらからの読取り、
書込み要求に応答するように構成されている。タイミン
グ発生装置90は判定装[88に対するクロック信号を
発生する任意の通常の手段でよい。事実、タイミング発
生装置90は実際に構成する場合にはり0ツクバス14
と関連するマスタークロック等から得られるクロック信
号から導出された信号であってもよい。
Pのような多くの市販されているRAM装置が使用で
きる。蓄積装置20とポートアクセス制御装@22.2
4.26との間の通信を調整する典型的な手段の一つは
判定装置88およびタイミング発生装[90を備えてい
る。判定装置88は通常の方法で各ポートアクセス制御
装@22.24.26を登録し、それらからの読取り、
書込み要求に応答するように構成されている。タイミン
グ発生装置90は判定装[88に対するクロック信号を
発生する任意の通常の手段でよい。事実、タイミング発
生装置90は実際に構成する場合にはり0ツクバス14
と関連するマスタークロック等から得られるクロック信
号から導出された信号であってもよい。
実施例においては、ポートアクセス制m装置22゜24
、26は同一であり、その蓄積装置側にアドレスポー
ト92A、B、C1y” 9ボー ト94A、B、C
。
、26は同一であり、その蓄積装置側にアドレスポー
ト92A、B、C1y” 9ボー ト94A、B、C
。
許可/エネーブルボート96A、B、C1および読取り
書込み要求ボート98A、B、Cを備えている。
書込み要求ボート98A、B、Cを備えている。
アドレスポート92A、B、Cはアドレスバス82を介
して蓄積装置20と通信する。データポート94A。
して蓄積装置20と通信する。データポート94A。
B、Cはデータバス84を介して蓄積装置20と通信す
る。許可/エネーブルボート96A、B、Cは許可、/
エネーブルライン100を介して手段28から信号を受
信する。一方読取り書込み要求ボート98A。
る。許可/エネーブルボート96A、B、Cは許可、/
エネーブルライン100を介して手段28から信号を受
信する。一方読取り書込み要求ボート98A。
B、Cは読取り書込み要求ライン102を介して手段2
8へ信号を出力する。さらにポートアクセス制御装置2
2.24.26はその制御装置側にアドレスポート10
4 A、 B、 C、データポート106&’A 、
B 。
8へ信号を出力する。さらにポートアクセス制御装置2
2.24.26はその制御装置側にアドレスポート10
4 A、 B、 C、データポート106&’A 、
B 。
C1制御信号ボート108 A、 B、 C1および好
ましくはデータ準備完了指示ボート110 A、 B、
Cを備えている。以下に詳細に説明する理由によりポ
ートアクセス制御装W122.24.2Gはバッファ1
12 A、 B、 CIE:@えている。
ましくはデータ準備完了指示ボート110 A、 B、
Cを備えている。以下に詳細に説明する理由によりポ
ートアクセス制御装W122.24.2Gはバッファ1
12 A、 B、 CIE:@えている。
動作において、手段28は各ポートアクセス制御装置2
2.24.26をそれからの読取り/書込み要求の存在
を検出するために順次連続的に登録される。
2.24.26をそれからの読取り/書込み要求の存在
を検出するために順次連続的に登録される。
もしも、そのような要求が存在しないならば、手段28
は装置10の行なっている動作を妨害せずに登録を続け
る。例えばポートアクセス制御装@26を介して手段1
6からの読取り7m込み要求が検出され、他のポートア
クセス制@装@22.24は予め蓄積装置20にアクセ
スされていないときには、許可/エネーブル信号が手段
28によってポートアクセス制御装置26に与えられる
。そのような許可/エネーブル信号の受信においてポー
トアクセス制御装置26はアドレスバス76を介して蓄
積装置20にアドレスを与え、蓄積装M20からのデー
タの読取りまたは蓄積装置20へのデータの書込みを開
始する。
は装置10の行なっている動作を妨害せずに登録を続け
る。例えばポートアクセス制御装@26を介して手段1
6からの読取り7m込み要求が検出され、他のポートア
クセス制@装@22.24は予め蓄積装置20にアクセ
スされていないときには、許可/エネーブル信号が手段
28によってポートアクセス制御装置26に与えられる
。そのような許可/エネーブル信号の受信においてポー
トアクセス制御装置26はアドレスバス76を介して蓄
積装置20にアドレスを与え、蓄積装M20からのデー
タの読取りまたは蓄積装置20へのデータの書込みを開
始する。
それにも拘らず、手段28は他の全てのポートアクセス
制御装置122および24の登録を続ける。もしも、第
2の読取り/書込み要求信号が手段28によって、例え
ばポートアクセス制御装置24を介して装置インターフ
ェイス制御装置14がら検出されたとき、蓄積装!!2
0へのアクセスはポートアクセス制御装[24と26の
間でそれに対する許可/′エネーブル信号を変えること
によって変更される。それにも拘らず、手段28はポー
トアクセス制御装置22の登録を続ける。同様に、もし
も第3の読取り/書込み要求信号がポートアクセス制御
ll−H[22を介してマイクロコンピュータから検出
されたならば、蓄積装ft20へのアクセスはポートア
クセス制m装置22゜24、26の間でそれに対する許
可、′エネーブル信号を循環することによって循環され
る。そのような循環において、ただ一つのポートアクセ
ス制御装置22.24または26のみが所定の時間にお
いて蓄積装置20と通信する。すなわち、事実上、ポー
トアクセス制御装置22.24.26は分離され、互い
に独立である。
制御装置122および24の登録を続ける。もしも、第
2の読取り/書込み要求信号が手段28によって、例え
ばポートアクセス制御装置24を介して装置インターフ
ェイス制御装置14がら検出されたとき、蓄積装!!2
0へのアクセスはポートアクセス制御装[24と26の
間でそれに対する許可/′エネーブル信号を変えること
によって変更される。それにも拘らず、手段28はポー
トアクセス制御装置22の登録を続ける。同様に、もし
も第3の読取り/書込み要求信号がポートアクセス制御
ll−H[22を介してマイクロコンピュータから検出
されたならば、蓄積装ft20へのアクセスはポートア
クセス制m装置22゜24、26の間でそれに対する許
可、′エネーブル信号を循環することによって循環され
る。そのような循環において、ただ一つのポートアクセ
ス制御装置22.24または26のみが所定の時間にお
いて蓄積装置20と通信する。すなわち、事実上、ポー
トアクセス制御装置22.24.26は分離され、互い
に独立である。
手段28は、2以上のポートアクセス制御装置が蓄積装
置20に対するアクセスの選択を同時に指示し、連続し
た時間間隔でそれぞれによってアクセスされる場合には
ステップ的に設計されることが好ましい。各ポートアク
セス制御装置122.24または26はしたがって蓄積
装置20に対して予め定められた最大アクセス時間を保
証される。したがってポートアクセス制御装置22.2
4.26は事実上はぼ完全に互いに分離されている。そ
れ故任意の所定のポートアクセス制御装置22.24ま
たは26と蓄積装置20との間の通信は、蓄積装@20
と他のポートアクセス制御装置22.24または26と
の間の通信には重要なものではない。
置20に対するアクセスの選択を同時に指示し、連続し
た時間間隔でそれぞれによってアクセスされる場合には
ステップ的に設計されることが好ましい。各ポートアク
セス制御装置122.24または26はしたがって蓄積
装置20に対して予め定められた最大アクセス時間を保
証される。したがってポートアクセス制御装置22.2
4.26は事実上はぼ完全に互いに分離されている。そ
れ故任意の所定のポートアクセス制御装置22.24ま
たは26と蓄積装置20との間の通信は、蓄積装@20
と他のポートアクセス制御装置22.24または26と
の間の通信には重要なものではない。
実施例では、蓄積装置20との通信は連続的でもなく、
常に遅延がないわけでもないので、バッファ112 A
、 B、 Cはアクセスが手段28の時間サイクルによ
ってそれに与えられるまで一時的に情報を保持する。登
録時間サイクルは連続的に蓄積装置20にアクセスする
各ポートアクセス制御装置22゜24、26が1以上の
要求が同時になされね5ばならないように選択されるこ
とが好ましい。したがってポートアクセス制御装置バッ
ファ112 A、 B、 Cにおける情報の保持は顕著
な遅延やデータ損失が生じないことを保証する。
常に遅延がないわけでもないので、バッファ112 A
、 B、 Cはアクセスが手段28の時間サイクルによ
ってそれに与えられるまで一時的に情報を保持する。登
録時間サイクルは連続的に蓄積装置20にアクセスする
各ポートアクセス制御装置22゜24、26が1以上の
要求が同時になされね5ばならないように選択されるこ
とが好ましい。したがってポートアクセス制御装置バッ
ファ112 A、 B、 Cにおける情報の保持は顕著
な遅延やデータ損失が生じないことを保証する。
蓄積装置20および手段28の速度は読取り/書込み要
求に対して特定の最悪の場合の最大応答時間を保証する
。したがって実際の要求時間は瞬間的なポートアクセス
制御装置のサービス状態および未処理の要求の数の両者
に依存する。手段28は充分迅速に、例えば約6MH2
で循環するように設計されており、そのため実際上それ
に接続された各ポートアクセス制御装置22.24.2
6はそれに接続された他の2個のポートアクセス制御装
置の蓄積装@20の使用によって影響されない。手段2
8の実際の詳細な設計は従来知られている技術によって
行われる。
求に対して特定の最悪の場合の最大応答時間を保証する
。したがって実際の要求時間は瞬間的なポートアクセス
制御装置のサービス状態および未処理の要求の数の両者
に依存する。手段28は充分迅速に、例えば約6MH2
で循環するように設計されており、そのため実際上それ
に接続された各ポートアクセス制御装置22.24.2
6はそれに接続された他の2個のポートアクセス制御装
置の蓄積装@20の使用によって影響されない。手段2
8の実際の詳細な設計は従来知られている技術によって
行われる。
したがって、ここで説明した装置10は例えば所定の周
辺装置58と通信バス68との間で迅速なデータの流れ
を生じる。この速度はデータが内部的に複写または伝送
されることがなく、データの伝送が蓄積装置20と意図
しているデータの送り先との間でのみ行われることから
得られるものである。
辺装置58と通信バス68との間で迅速なデータの流れ
を生じる。この速度はデータが内部的に複写または伝送
されることがなく、データの伝送が蓄積装置20と意図
しているデータの送り先との間でのみ行われることから
得られるものである。
すなわち、割込みおよびチャンネル注意信号だけが装置
インターフェイス制御[l装@14または通信バス制御
手段16とマイクロコンピュータ装置12との間で交換
される。その結果、マイクロコンピュータ12は同等デ
ータの複写をすることなく、すなわちメモリからメモリ
へ移動させることがなく、したがって時間が節約される
。特に例えばデータについての計算が求められるとき、
マイクロコンピュータ12が実際にデータの送り先にあ
ってもマイクロコンピュータ12がデータを複写または
再複写をすることはない。
インターフェイス制御[l装@14または通信バス制御
手段16とマイクロコンピュータ装置12との間で交換
される。その結果、マイクロコンピュータ12は同等デ
ータの複写をすることなく、すなわちメモリからメモリ
へ移動させることがなく、したがって時間が節約される
。特に例えばデータについての計算が求められるとき、
マイクロコンピュータ12が実際にデータの送り先にあ
ってもマイクロコンピュータ12がデータを複写または
再複写をすることはない。
したがってデータを通信バス68から周辺装置58に或
いはその反対に伝送するために、マイクロコンピュータ
12はアドレス情報について制御の最小歯を訓練し、最
悪の場合にはそれに追加の制御またはアドレス情報を付
加する。このようにして、実際のデータはこの発明の装
置内で複写されることはない。このようにして、従来の
通信システムの設計と異なって、事実上マイクロコンピ
ュータ12は位置情報を与えるために通信バス68とデ
ータ伝道に含まれる周辺装j158の間の通路から効果
的に除去される。その結果、データは情報源と送り先と
の間でより迅速に伝送される。
いはその反対に伝送するために、マイクロコンピュータ
12はアドレス情報について制御の最小歯を訓練し、最
悪の場合にはそれに追加の制御またはアドレス情報を付
加する。このようにして、実際のデータはこの発明の装
置内で複写されることはない。このようにして、従来の
通信システムの設計と異なって、事実上マイクロコンピ
ュータ12は位置情報を与えるために通信バス68とデ
ータ伝道に含まれる周辺装j158の間の通路から効果
的に除去される。その結果、データは情報源と送り先と
の間でより迅速に伝送される。
この発明のデータ伝送制御!装置10は、装置10が最
大の制御分配ができ、拡張のための困難および費用が最
小であるモジュール的に拡張できる通信サブシステムで
あるような全体の通信サブシステムのための単一の均一
なビルディングブロックとして使用されることができる
。そのような通信サブシステムは本出願人の同日出願明
細書に記載されている。
大の制御分配ができ、拡張のための困難および費用が最
小であるモジュール的に拡張できる通信サブシステムで
あるような全体の通信サブシステムのための単一の均一
なビルディングブロックとして使用されることができる
。そのような通信サブシステムは本出願人の同日出願明
細書に記載されている。
以上、この発明を実施例によって説明したが、この発明
の技術的範囲を逸脱することなく他の多くの構成および
形態が実現できることを理解すべきである。したがって
、この発明は特許請求の範囲の記載によってのみ限定さ
れるべきものである。
の技術的範囲を逸脱することなく他の多くの構成および
形態が実現できることを理解すべきである。したがって
、この発明は特許請求の範囲の記載によってのみ限定さ
れるべきものである。
第1図はこの発明の原理を使用するデータ伝送制御ll
装置の1実施例のブロック図であり、第2図は第1図に
示された装置に使用される蓄積装置のブロック図である
。 10・・・データ伝送制陣装置、12・・・マイクロコ
ンピュータ、14・・・装置インターフェイス制御装置
、16・・・通信バスインターフェイス制御装置、18
・・・通信バスインターフェイス、20・・・蓄積装置
、22.24゜26・・・メモリポートアクセス制御装
置、32・・・マイクロプロセッサ部分、34・RA
M、36・ROM、38・・・補助サービス部分。
装置の1実施例のブロック図であり、第2図は第1図に
示された装置に使用される蓄積装置のブロック図である
。 10・・・データ伝送制陣装置、12・・・マイクロコ
ンピュータ、14・・・装置インターフェイス制御装置
、16・・・通信バスインターフェイス制御装置、18
・・・通信バスインターフェイス、20・・・蓄積装置
、22.24゜26・・・メモリポートアクセス制御装
置、32・・・マイクロプロセッサ部分、34・RA
M、36・ROM、38・・・補助サービス部分。
Claims (20)
- (1)蓄積装置と、 制御装置と、 1以上の補助装置とを具備し、 前記補助装置は前記制御装置と直接相互接続され、それ
ら直接相互接続はもつぱら割込みおよびチャンネル応答
信号の交換に使用されており、さらに前記制御装置およ
び前記補助装置を前記蓄積装置とインターフェイスする
手段を具備していることを特徴とするデータ伝送制御装
置。 - (2)前記制御装置が、マイクロコンピュータである特
許請求の範囲第1項記載の装置。 - (3)第1の補助装置と第2の補助装置とを具備し、前
記第1の補助装置は通信バスとインターフェイスする如
く構成され、前記第2の補助装置は周辺バスとインター
フェイスする如く構成されている特許請求の範囲第2項
記載の装置。 - (4)前記周辺バスは複数の周辺装置と相互接続される
如く構成されている特許請求の範囲第3項記載の装置。 - (5)前記通信バスは別の装置と関連する1以上の他の
第1の補助装置と相互接続される如く構成されている特
許請求の範囲第3項記載の装置。 - (6)前記蓄積装置は、アドレス情報を伝送するアドレ
スバスを有するアドレスポートおよび関連するデータを
伝送するデータバスを有するデータポートを具備してい
る特許請求の範囲第1項記載の装置。 - (7)前記インターフェイス手段は複数のポートアクセ
ス制御装置を具備し、各ポートアクセス制御装置は前記
アドレスバスおよびデータバスとインターフェイスして
いる特許請求の範囲第6項記載の装置。 - (8)前記複数のポートアクセス制御装置と前記蓄積装
置との間の通信を調整して、前記各ポートアクセス制御
装置がそれぞれ他のポートアクセス制御装置から実質上
完全に分離させる通信調整手段を備えている特許請求の
範囲第1項記載の装置。 - (9)判定装置とタイミング発生装置とを具備している
特許請求の範囲第8項記載の装置。 - (10)前記複数のポートアクセス制御装置は前記通信
調整手段と両方向に信号を交換する特許請求の範囲第9
項記載の装置。 - (11)複数のデータ送受信装置を具備し、各データ送
受信装置は前記ポートアクセス制御装置の一つを介して
前記蓄積装置にアクセスする特許請求の範囲第10項記
載の装置。 - (12)前記データ送受信装置の一つは前記ポートアク
セス制御装置の全てを横切る全てのデータ伝送を制御す
る如く構成されているマイクロプロセッサ装置である特
許請求の範囲第11項記載の装置。 - (13)前記データ送受信装置の一つは通信バスと他の
データ送受信装置との間の通信を設定する如く構成され
ている通信バス制御装置装置である特許請求の範囲第1
1項記載の装置。 - (14)前記データ送受信装置の一つは、関連する周辺
バスおよびこの周辺バスに接続されている複数の周辺装
置とを有する装置インターフェイス制御装置である特許
請求の範囲第11項記載の装置。 - (15)前記データ送受信装置は、前記ポートアクセス
制御装置の全てを横切る全てのデータ伝送を制御する如
く構成されているマイクロプロセッサ装置と、通信バス
と他のデータ送受信装置との間の通信を設定する如く構
成されている通信バス制御装置と、関連する周辺バスお
よびこの周辺バスに接続されている複数の周辺装置とを
有する装置インターフェイス制御装置とを具備している
特許請求の範囲第11項記載の装置。 - (16)前記ポートアクセス制御装置はバッファ蓄積装
置を具備している特許請求の範囲第8項記載の装置。 - (17)装置インターフェイス制御装置と、通信バス制
御装置と、 マイクロコンピュータと、 蓄積装置とを具備し、 前記マイクロコンピュータは前記装置インターフェイス
制御装置および通信バス制御装置と割込みおよびチャン
ネル注意信号のみを交換する如く構成され、 前記蓄積装置は前記装置インターフェイス制御装置、通
信バス制御装置および前記マイクロコンピュータ装置に
よつて独立にアクセス可能であるデータ伝送制御装置。 - (18)複数の周辺装置とインターフェイスする如く構
成され、前記装置インターフェイス制御装置を介して前
記蓄積装置との間で相互通信する周辺バスを具備してい
る特許請求の範囲第17項記載の装置。 - (19)前記蓄積装置は、それと協同して前記装置イン
ターフェイス制御装置、前記通信バス制御装置、前記マ
イクロコンピュータ装置を互いに分離する手段を具備し
ている特許請求の範囲第17項記載の装置。 - (20)前記分離する手段は、その分離する手段を登録
する手段を備え、この登録する手段は、前記蓄積装置と
、前記マイクロコンピュータ装置、前記装置インターフ
ェイス制御装置、前記通信バス制御装置との間の通信を
調整している特許請求の範囲第19項記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US705457 | 1985-02-25 | ||
US06/705,457 US4780813A (en) | 1985-02-25 | 1985-02-25 | Data transport control apparatus |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61195042A true JPS61195042A (ja) | 1986-08-29 |
Family
ID=24833535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61040144A Pending JPS61195042A (ja) | 1985-02-25 | 1986-02-25 | データ伝送制御装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4780813A (ja) |
EP (1) | EP0193096A3 (ja) |
JP (1) | JPS61195042A (ja) |
AU (1) | AU580655B2 (ja) |
ES (1) | ES8706987A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2910303B2 (ja) * | 1990-06-04 | 1999-06-23 | 株式会社日立製作所 | 情報処理装置 |
US6006302A (en) * | 1990-06-04 | 1999-12-21 | Hitachi, Ltd. | Multiple bus system using a data transfer unit |
CA2060820C (en) * | 1991-04-11 | 1998-09-15 | Mick R. Jacobs | Direct memory access for data transfer within an i/o device |
EP1196888B1 (en) * | 2000-05-31 | 2004-08-04 | Koninklijke Philips Electronics N.V. | Data carrier for the adaptation of a consumption time interval to the power consumption of the data carrier |
US6795871B2 (en) * | 2000-12-22 | 2004-09-21 | General Electric Company | Appliance sensor and man machine interface bus |
US20080165717A1 (en) * | 2007-01-04 | 2008-07-10 | Ning Chen | Novel MBMS user detection scheme for 3GPP LTE |
US8290924B2 (en) * | 2008-08-29 | 2012-10-16 | Empire Technology Development Llc | Providing answer to keyword based query from natural owner of information |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS593621A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 高速回線制御方式 |
JPS59108134A (ja) * | 1982-12-13 | 1984-06-22 | Nec Corp | 入出力制御方式 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS564854A (en) * | 1979-06-22 | 1981-01-19 | Fanuc Ltd | Control system for plural microprocessors |
US4449183A (en) * | 1979-07-09 | 1984-05-15 | Digital Equipment Corporation | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems |
US4371932A (en) * | 1979-07-30 | 1983-02-01 | International Business Machines Corp. | I/O Controller for transferring data between a host processor and multiple I/O units |
US4398246A (en) * | 1980-08-12 | 1983-08-09 | Pitney Bowes Inc. | Word processing system employing a plurality of general purpose processor circuits |
US4597078A (en) * | 1983-10-19 | 1986-06-24 | Digital Equipment Corporation | Bridge circuit for interconnecting networks |
US4604683A (en) * | 1984-12-10 | 1986-08-05 | Advanced Computer Communications | Communication controller using multiported random access memory |
-
1985
- 1985-02-25 US US06/705,457 patent/US4780813A/en not_active Expired - Fee Related
-
1986
- 1986-02-13 AU AU53448/86A patent/AU580655B2/en not_active Ceased
- 1986-02-19 EP EP86102149A patent/EP0193096A3/de not_active Withdrawn
- 1986-02-25 JP JP61040144A patent/JPS61195042A/ja active Pending
- 1986-02-25 ES ES552383A patent/ES8706987A1/es not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS593621A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 高速回線制御方式 |
JPS59108134A (ja) * | 1982-12-13 | 1984-06-22 | Nec Corp | 入出力制御方式 |
Also Published As
Publication number | Publication date |
---|---|
ES8706987A1 (es) | 1987-07-01 |
US4780813A (en) | 1988-10-25 |
EP0193096A3 (de) | 1990-03-21 |
AU580655B2 (en) | 1989-01-27 |
ES552383A0 (es) | 1987-07-01 |
EP0193096A2 (de) | 1986-09-03 |
AU5344886A (en) | 1986-08-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6101565A (en) | System for multisized bus coupling in a packet-switched computer system | |
EP1012734B1 (en) | Address translation in computer bus bridge devices | |
US6006287A (en) | DMA transfer of an interleaved stream | |
US4736319A (en) | Interrupt mechanism for multiprocessing system having a plurality of interrupt lines in both a global bus and cell buses | |
JPS63155843A (ja) | デ−タ転送速度可変制御方式 | |
US5481681A (en) | Data transfer operations between two asynchronous buses | |
JPS61195042A (ja) | データ伝送制御装置 | |
US6070210A (en) | Timing mode selection apparatus for handling both burst mode data and single mode data in a DMA transmission system | |
JP2684793B2 (ja) | 情報処理装置 | |
JP2504528B2 (ja) | 主記憶制御装置間バス制御方式 | |
JPS6280753A (ja) | バス制御方式 | |
JPH03232052A (ja) | 共有データの排他アクセス方式 | |
JPS61269545A (ja) | 計算機システム | |
KR930007468B1 (ko) | 대용량 저장장치 입출력 정합방법 | |
JP3086245B2 (ja) | 他系アクセス指定装置 | |
EP0330110A3 (en) | Direct memory access controller | |
TW343302B (en) | Direct memory access controlling device | |
JPH01180058A (ja) | 情報処理装置 | |
JPH0642227B2 (ja) | デ−タ転送装置 | |
JPH01180059A (ja) | 情報処理装置 | |
JPS61143863A (ja) | バス分割制御方式 | |
JPS61251943A (ja) | デ−タ処理装置 | |
JPH04120648A (ja) | 共通バス接続装置 | |
JPS63279359A (ja) | マルチcpuのデ−タ受け渡し装置 | |
JPS6140658A (ja) | デ−タ処理装置 |