JPS61195042A

JPS61195042A - データ伝送制御装置

Info

Publication number: JPS61195042A
Application number: JP61040144A
Authority: JP
Inventors: ユージン・ピーター・ゲレテイ; ジヨン・アンソニー・ヤノシイ・ジユニア; ジテンダー・クマー・ビジ
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1985-02-25
Filing date: 1986-02-25
Publication date: 1986-08-29
Also published as: ES8706987A1; US4780813A; EP0193096A3; AU580655B2; ES552383A0; EP0193096A2; AU5344886A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、データ伝送制御装置に関するものであり、
特に装置内部の通信を最小にする手段を有するそのよう
なデータ伝送制御装置に関するものである。

［従来の技術］現在のデータ通信システムにおいては、データトラフィ
ック容口および柔軟性が厳しく制限されているデータ伝
送制御装置が使用されている。そのような制ｔｌｌ装置
はそのような他の制御装置と通信できる場合もできない
場合もある。代表的なデ−タ伝送制御装置は１以上の通
信周辺装置、例えば同期通信制御装置、および直接メモ
リアクセス（以下ＤＭＡとよぶ）制御装置に接続された
マイクロプロセッサを備えている。Ｄ　Ｍ　Ａ制御装置
および通信装置は通常直接マイクロプロセッサのバスに
接続されている。

そのようなシステムにおいてデータを送受信するために
、通信装置は伝送を行なうために必要な情報でプログラ
ムされており、ＤＭＡ制御装置はデータのローカルソー
スまたは送り先に関する位置情報でプログラムされてい
る。通信装置がデータのピースを送受信する準備ができ
たとき、それはＤＭＡ制御装置に信号する。それに応答
してＤＭＡ制御装置はマイクロプロセッサにそのバスの
一時的な制御の要求を行なう。マイクロプロセッサが現
在行なっている仕事を完了すると、バスの使用はＤＭＡ
制御装置に許可され、Ｄ　Ｍ　Ａ　ＩＩＩ　ｉｎ装置は
必要な制御およびアドレス信号を発生し、マイクロプロ
セッサのメモリと通信装置との間で要求されたデータピ
ースの伝送を行なわせる。

データの多数のピースの伝送を必要とするかもしれない
データ伝送処理が完了すると、割込み信号がＤ　Ｍ　Ａ
　ＩＩＩ　Ｉｌｌ装置または通信装置のいずれかで発生
され、この状態を示すためにマイクロプロセッサに与え
られる。もしも、例えば動作が送信動作であれば、別の
データの伝送まで何も要求されない。しかしながら、も
しも、動作が受信動作であれば、マイクロプロセッサは
次に続くデータの損失を阻止するために次の入力データ
の伝送が開始される前にＤ　Ｍ　Ａ　ＩＩＩ！Ｊ　ＹＩ
Ｊ装置および通信装置を再プログラムする。マイクロプ
ロセッサはデータが到着するときに何の制御も行なわな
いから、その応答時間は外部的な因子によって決定され
る。

前記のシナリオのいくつかの部分で問題が生じてくる。

例えばデータ伝送の長さが短いとき、および、または連
続した伝送が狭い間隔であるとき、マイクロプロセッサ
の割込みは非常に頻繁になる。

割込みのたびにある量の固有の処理が必要であるから、
これはマイクロプロセッサの応答能力を減殺する。さら
にマイクロプロセッサは頻繁に割込まれる負荷の問題で
大幅に占有されるから、他の作業をする時間が減少する
。極端な場合には、マイクロプロセッサはその処理でき
る以上にサービスを割込まれ、したがって最早受信装置
を受信待機状態に維持することができなくなる。その結
果入力データが失われる。そのような状態は特に多数の
通信装置が単一のマイクロプロセッサに接続されるとき
生じる。さらにＤＭＡ制御装置は通信装置との間でデー
タピースの伝送を行なうためにマイクロプロセッサから
時間を奪うため、正常の処理および割込み処理のために
マイクロプロセッサが利用できる時間はデータ伝送によ
ってさらに減少する。また高い伝送速度の装置および、
または多数の装置が動作しているとき、マイクロプロセ
ッサは過度に共用されるためにボトルネック、すなわち
狭い通路で制限された状態となる。バスアクセス要求全
体の和が全体のバス能力を越えることが生じ得る。それ
はそれを阻止する直接の機構がないからである。最後に
、マイクロプロセッサはそれぞれのおよび毎回のデータ
伝送に関与するから、マイクロプロセッサに要求される
単位時間当りの計算量がその計算能力を簡単に超過する
可能性がある。

通常の通信装置は一般に予め選択された用途に特定され
ており、その特定の用途に応じた命令および制御フォー
マットを有している。さらに、そのような装置は非常に
しばしば、場合によってはそのローカルメモリと通信媒
体との間でデータの伝送を行なうためにマイクロプロセ
ッサとほとんど連続的に相互作用を行なう。そのような
通信装置の用途による特定の性質の結果として、異なっ
た通信装置間で伝送するときデータのコピーおよび再フ
ォ−マツトがしばしば必要であり、それによってマイク
ロプロセッサには付加的な計算負荷が与えられる。

上記のことから、データ伝送制御装置はマイクロプロセ
ッサおよびそれとインターフェイスする装置との間の相
互作用を減少し、またデータ伝送マイクロプロセッサプ
ログラム蓄積メモリをバケットデータバッファメモリか
ら分離して、伝送されるパケットが前記マイクロプロセ
ッサの特性に影響を与えないようにすることが必要であ
ることが明らかである。さらに、外部割込みの周波数を
減少させることが特に好ましい。すなわちこのようなデ
ータ伝送により細かい命令および制御機能からマイクロ
プロセッサを隔離することによって最高の可能なデータ
の伝送を行なうことは特に好ましいことである。

［発明の解決すべき問題点１したがって、この発明の目的の一つは前記の欠点を解決
するのみならず、ざらに通信ネットワーク全体にわたっ
て均一であるような充分に多能なデータ伝送制御装置を
提供することである。

［問題点解決のための手段］この目的は、制御装置および複数の補助装置実質上独立
してインターフェイスする蓄積装置を具備するデータ伝
送制御装置によって少なくとも部分的に達成される。

その他のこの発明の目的および効果は添附図面を参照し
た説明により明らかにされるであろう。

［実施例コ第１図に全体を１０で示したこの発明の１実施例のデー
タ伝送側ｍ＋￥７Ａ置は、マイクロコンピュータ１２、
装置インターフェイス制御装置１４、通信バスインター
フェイス装置１８をＩ制御する手段１６および蓄積装置
１１２０のような複数のデータ送受信装置を具備してい
る。装置１０はさらにマイクロコンピュータ１２と蓄積
装置１２０との間の第１のメモリポートアクセス制御装
置２２、装置インターフェイス制御装置１４と蓄積装置
２０との間の第２のメモリポートアクセス制御装置２４
および手段１６と蓄積装置２０との間の第３のメモリポ
ートアクセス制御装置２６を具備している。装置１０は
さらに各メモリポートアクセス制御装置２２．２４．２
６と蓄積装置２０との間の通信を調整する手段２８を備
えている。

１実施例では、マイクロコンピュータ１２はローカルバ
ス３０を備え、このローカルバス３０はマイクロプロセ
ッサ部分３２、使用に供されるランダムアクセスメモリ
（ＲＡＭ）部分３４、読取り専用メモリ（ＲＯＭ）部分
３６および補助サービス部分３８を相互に接続している
。マイクロプロセッサ部分３２はメモリ３４．３６．３
８中に蓄積されたプログラムによる全ての命令設定動作
を含む全ての必要なデータ処理サービスを行なう。さら
にマイクロコンピュータ１２は装置インターフェイス制
御装置１４および通信バスインターフェイス制御装置１
６からそれぞれライン４０および４２を介して割込み信
号を受信し、それぞれライン４４および４６を介してそ
れらにチャンネル注意信号を発生させることによって装
置１０に対して制御を実効的に行なう。マイクロコンピ
ュータ１２はまたライン４８によって蓄積装置２０と両
方向で通信する。マイクロコンピュータ１２と蓄積装置
２０との間の接続、すなわちライン４８は割込みおよび
チャンネル注意信号を伝送し、またそれらの間でデータ
交換を行なう。好ましい実施例においてはマイクロプロ
セッサ部分３２はカリフォルニア州すンタクララのイン
テル社より市販されている８０１８６型である。

装置インターフェイス制御装［１４は蓄積装置２０とイ
ンターフェイスする手段５０を備え、この手段５０はま
たマイクロコンピュータ１２のローカルバス３０とイン
ターフェイスしてそれに割込み信号を与え、それからチ
ャンネル注意信号を受信する。装置インターフェイス制
御装置１１１４はさらに例えば複数の周辺装置５８が接
続された高速バス５６を介して制御装置５４とインター
フェイスする手段５２を備えている。その代わりに手段
５０はまた本出願人の同日出願用１［１１１中に記載さ
れているような通信ネットワークバスとインターフェイ
スすることもできる。前記同日出願明細書にも記載され
ているように、装置インターフェイス制御装置１４は固
定プログラム部分６０と周辺装置特定プログラム部分６
２を含んでいる。通信バスインターフェイス１８を制御
する手段１６はノーダル制御装置チップ６４、例えばイ
ンテル社により市販されている８２５８６型装置を備え
ている。もちろん他の同様な機能装置も使用できる。手
段１６はマイクロコンピュータ１２のローカルバス３０
を介してマイクロコンピュータ１２に割込み信号を与え
、それからチャンネル注意信号を受信する手段６６を備
えている。さらに詳細に後述するように、手段１６は蓄
積装［２０と両方向で通信する。実施例では任意の他の
伝送制御装置そのた類似装置との間でデータの伝送を行
なうための通信バス６８はデータ伝送媒体７０、このデ
ータ伝送媒体７０とは別の衝突検出媒体７２およびクロ
ック信号媒体７４を含んでいる。そのような通信バス６
８および例示した通信バスインターフェイス１８本出願
人の米国特許出願用６７０，６８２号および第６７０，
７０１　Ｎ明ＩＩＩに記載されている。

第２図に示すように蓄積装置２０はアドレスボート７Ｂ
、データポート７８および制御信号ボート８０を備えて
いる。さらに単一アドレスバス８２がアドレスポート１
６をメモリポートアクセス制御装置２２゜２４、２６に
相互接続している。手段２８は制御信号ボート８０に接
続された制御信号バス８６を介して蓄積装置２０と接続
されている。

実施例では、蓄積装置２０は約３２キロバイトの蓄積容
量を有するランダムアクセスメモリ（ＲＡＭ）である。

日立製作所より市販されているＨ　Ｍ　６２６４−　Ｌ
　Ｐのような多くの市販されているＲＡＭ装置が使用で
きる。蓄積装置２０とポートアクセス制御装＠２２．２
４．２６との間の通信を調整する典型的な手段の一つは
判定装置８８およびタイミング発生装［９０を備えてい
る。判定装置８８は通常の方法で各ポートアクセス制御
装＠２２．２４．２６を登録し、それらからの読取り、
書込み要求に応答するように構成されている。タイミン
グ発生装置９０は判定装［８８に対するクロック信号を
発生する任意の通常の手段でよい。事実、タイミング発
生装置９０は実際に構成する場合にはり０ツクバス１４
と関連するマスタークロック等から得られるクロック信
号から導出された信号であってもよい。

実施例においては、ポートアクセス制ｍ装置２２゜２４
、２６は同一であり、その蓄積装置側にアドレスポー　
ト９２Ａ、Ｂ、Ｃ１ｙ”　　９ボー　ト９４Ａ、Ｂ、Ｃ
。

許可／エネーブルボート９６Ａ、Ｂ、Ｃ１および読取り
書込み要求ボート９８Ａ、Ｂ、Ｃを備えている。

アドレスポート９２Ａ、Ｂ、Ｃはアドレスバス８２を介
して蓄積装置２０と通信する。データポート９４Ａ。

Ｂ、Ｃはデータバス８４を介して蓄積装置２０と通信す
る。許可／エネーブルボート９６Ａ、Ｂ、Ｃは許可、／
エネーブルライン１００を介して手段２８から信号を受
信する。一方読取り書込み要求ボート９８Ａ。

Ｂ、Ｃは読取り書込み要求ライン１０２を介して手段２
８へ信号を出力する。さらにポートアクセス制御装置２
２．２４．２６はその制御装置側にアドレスポート１０
４　Ａ、　Ｂ、　Ｃ、データポート１０６＆’Ａ　、　
Ｂ　。

Ｃ１制御信号ボート１０８　Ａ、　Ｂ、　Ｃ１および好
ましくはデータ準備完了指示ボート１１０　Ａ、　Ｂ、
　Ｃを備えている。以下に詳細に説明する理由によりポ
ートアクセス制御装Ｗ１２２．２４．２Ｇはバッファ１
１２　Ａ、　Ｂ、　ＣＩＥ：＠えている。

動作において、手段２８は各ポートアクセス制御装置２
２．２４．２６をそれからの読取り／書込み要求の存在
を検出するために順次連続的に登録される。

もしも、そのような要求が存在しないならば、手段２８
は装置１０の行なっている動作を妨害せずに登録を続け
る。例えばポートアクセス制御装＠２６を介して手段１
６からの読取り７ｍ込み要求が検出され、他のポートア
クセス制＠装＠２２．２４は予め蓄積装置２０にアクセ
スされていないときには、許可／エネーブル信号が手段
２８によってポートアクセス制御装置２６に与えられる
。そのような許可／エネーブル信号の受信においてポー
トアクセス制御装置２６はアドレスバス７６を介して蓄
積装置２０にアドレスを与え、蓄積装Ｍ２０からのデー
タの読取りまたは蓄積装置２０へのデータの書込みを開
始する。

それにも拘らず、手段２８は他の全てのポートアクセス
制御装置１２２および２４の登録を続ける。もしも、第
２の読取り／書込み要求信号が手段２８によって、例え
ばポートアクセス制御装置２４を介して装置インターフ
ェイス制御装置１４がら検出されたとき、蓄積装！！２
０へのアクセスはポートアクセス制御装［２４と２６の
間でそれに対する許可／′エネーブル信号を変えること
によって変更される。それにも拘らず、手段２８はポー
トアクセス制御装置２２の登録を続ける。同様に、もし
も第３の読取り／書込み要求信号がポートアクセス制御
ｌｌ−Ｈ［２２を介してマイクロコンピュータから検出
されたならば、蓄積装ｆｔ２０へのアクセスはポートア
クセス制ｍ装置２２゜２４、２６の間でそれに対する許
可、′エネーブル信号を循環することによって循環され
る。そのような循環において、ただ一つのポートアクセ
ス制御装置２２．２４または２６のみが所定の時間にお
いて蓄積装置２０と通信する。すなわち、事実上、ポー
トアクセス制御装置２２．２４．２６は分離され、互い
に独立である。

手段２８は、２以上のポートアクセス制御装置が蓄積装
置２０に対するアクセスの選択を同時に指示し、連続し
た時間間隔でそれぞれによってアクセスされる場合には
ステップ的に設計されることが好ましい。各ポートアク
セス制御装置１２２．２４または２６はしたがって蓄積
装置２０に対して予め定められた最大アクセス時間を保
証される。したがってポートアクセス制御装置２２．２
４．２６は事実上はぼ完全に互いに分離されている。そ
れ故任意の所定のポートアクセス制御装置２２．２４ま
たは２６と蓄積装置２０との間の通信は、蓄積装＠２０
と他のポートアクセス制御装置２２．２４または２６と
の間の通信には重要なものではない。

実施例では、蓄積装置２０との通信は連続的でもなく、
常に遅延がないわけでもないので、バッファ１１２　Ａ
、　Ｂ、　Ｃはアクセスが手段２８の時間サイクルによ
ってそれに与えられるまで一時的に情報を保持する。登
録時間サイクルは連続的に蓄積装置２０にアクセスする
各ポートアクセス制御装置２２゜２４、２６が１以上の
要求が同時になされね５ばならないように選択されるこ
とが好ましい。したがってポートアクセス制御装置バッ
ファ１１２　Ａ、　Ｂ、　Ｃにおける情報の保持は顕著
な遅延やデータ損失が生じないことを保証する。

蓄積装置２０および手段２８の速度は読取り／書込み要
求に対して特定の最悪の場合の最大応答時間を保証する
。したがって実際の要求時間は瞬間的なポートアクセス
制御装置のサービス状態および未処理の要求の数の両者
に依存する。手段２８は充分迅速に、例えば約６ＭＨ２
で循環するように設計されており、そのため実際上それ
に接続された各ポートアクセス制御装置２２．２４．２
６はそれに接続された他の２個のポートアクセス制御装
置の蓄積装＠２０の使用によって影響されない。手段２
８の実際の詳細な設計は従来知られている技術によって
行われる。

したがって、ここで説明した装置１０は例えば所定の周
辺装置５８と通信バス６８との間で迅速なデータの流れ
を生じる。この速度はデータが内部的に複写または伝送
されることがなく、データの伝送が蓄積装置２０と意図
しているデータの送り先との間でのみ行われることから
得られるものである。

すなわち、割込みおよびチャンネル注意信号だけが装置
インターフェイス制御［ｌ装＠１４または通信バス制御
手段１６とマイクロコンピュータ装置１２との間で交換
される。その結果、マイクロコンピュータ１２は同等デ
ータの複写をすることなく、すなわちメモリからメモリ
へ移動させることがなく、したがって時間が節約される
。特に例えばデータについての計算が求められるとき、
マイクロコンピュータ１２が実際にデータの送り先にあ
ってもマイクロコンピュータ１２がデータを複写または
再複写をすることはない。

したがってデータを通信バス６８から周辺装置５８に或
いはその反対に伝送するために、マイクロコンピュータ
１２はアドレス情報について制御の最小歯を訓練し、最
悪の場合にはそれに追加の制御またはアドレス情報を付
加する。このようにして、実際のデータはこの発明の装
置内で複写されることはない。このようにして、従来の
通信システムの設計と異なって、事実上マイクロコンピ
ュータ１２は位置情報を与えるために通信バス６８とデ
ータ伝道に含まれる周辺装ｊ１５８の間の通路から効果
的に除去される。その結果、データは情報源と送り先と
の間でより迅速に伝送される。

この発明のデータ伝送制御！装置１０は、装置１０が最
大の制御分配ができ、拡張のための困難および費用が最
小であるモジュール的に拡張できる通信サブシステムで
あるような全体の通信サブシステムのための単一の均一
なビルディングブロックとして使用されることができる
。そのような通信サブシステムは本出願人の同日出願明
細書に記載されている。

以上、この発明を実施例によって説明したが、この発明
の技術的範囲を逸脱することなく他の多くの構成および
形態が実現できることを理解すべきである。したがって
、この発明は特許請求の範囲の記載によってのみ限定さ
れるべきものである。

【図面の簡単な説明】

第１図はこの発明の原理を使用するデータ伝送制御ｌｌ
装置の１実施例のブロック図であり、第２図は第１図に
示された装置に使用される蓄積装置のブロック図である
。１０・・・データ伝送制陣装置、１２・・・マイクロコ
ンピュータ、１４・・・装置インターフェイス制御装置
、１６・・・通信バスインターフェイス制御装置、１８
・・・通信バスインターフェイス、２０・・・蓄積装置
、２２．２４゜２６・・・メモリポートアクセス制御装
置、３２・・・マイクロプロセッサ部分、３４・ＲＡ　
Ｍ、３６・ＲＯＭ、３８・・・補助サービス部分。

Claims

【特許請求の範囲】

（１）蓄積装置と、制御装置と、１以上の補助装置とを具備し、前記補助装置は前記制御装置と直接相互接続され、それ
ら直接相互接続はもつぱら割込みおよびチャンネル応答
信号の交換に使用されており、さらに前記制御装置およ
び前記補助装置を前記蓄積装置とインターフェイスする
手段を具備していることを特徴とするデータ伝送制御装
置。
（２）前記制御装置が、マイクロコンピュータである特
許請求の範囲第１項記載の装置。
（３）第１の補助装置と第２の補助装置とを具備し、前
記第１の補助装置は通信バスとインターフェイスする如
く構成され、前記第２の補助装置は周辺バスとインター
フェイスする如く構成されている特許請求の範囲第２項
記載の装置。
（４）前記周辺バスは複数の周辺装置と相互接続される
如く構成されている特許請求の範囲第３項記載の装置。
（５）前記通信バスは別の装置と関連する１以上の他の
第１の補助装置と相互接続される如く構成されている特
許請求の範囲第３項記載の装置。
（６）前記蓄積装置は、アドレス情報を伝送するアドレ
スバスを有するアドレスポートおよび関連するデータを
伝送するデータバスを有するデータポートを具備してい
る特許請求の範囲第１項記載の装置。
（７）前記インターフェイス手段は複数のポートアクセ
ス制御装置を具備し、各ポートアクセス制御装置は前記
アドレスバスおよびデータバスとインターフェイスして
いる特許請求の範囲第６項記載の装置。
（８）前記複数のポートアクセス制御装置と前記蓄積装
置との間の通信を調整して、前記各ポートアクセス制御
装置がそれぞれ他のポートアクセス制御装置から実質上
完全に分離させる通信調整手段を備えている特許請求の
範囲第１項記載の装置。
（９）判定装置とタイミング発生装置とを具備している
特許請求の範囲第８項記載の装置。
（１０）前記複数のポートアクセス制御装置は前記通信
調整手段と両方向に信号を交換する特許請求の範囲第９
項記載の装置。
（１１）複数のデータ送受信装置を具備し、各データ送
受信装置は前記ポートアクセス制御装置の一つを介して
前記蓄積装置にアクセスする特許請求の範囲第１０項記
載の装置。
（１２）前記データ送受信装置の一つは前記ポートアク
セス制御装置の全てを横切る全てのデータ伝送を制御す
る如く構成されているマイクロプロセッサ装置である特
許請求の範囲第１１項記載の装置。
（１３）前記データ送受信装置の一つは通信バスと他の
データ送受信装置との間の通信を設定する如く構成され
ている通信バス制御装置装置である特許請求の範囲第１
１項記載の装置。
（１４）前記データ送受信装置の一つは、関連する周辺
バスおよびこの周辺バスに接続されている複数の周辺装
置とを有する装置インターフェイス制御装置である特許
請求の範囲第１１項記載の装置。
（１５）前記データ送受信装置は、前記ポートアクセス
制御装置の全てを横切る全てのデータ伝送を制御する如
く構成されているマイクロプロセッサ装置と、通信バス
と他のデータ送受信装置との間の通信を設定する如く構
成されている通信バス制御装置と、関連する周辺バスお
よびこの周辺バスに接続されている複数の周辺装置とを
有する装置インターフェイス制御装置とを具備している
特許請求の範囲第１１項記載の装置。
（１６）前記ポートアクセス制御装置はバッファ蓄積装
置を具備している特許請求の範囲第８項記載の装置。
（１７）装置インターフェイス制御装置と、通信バス制
御装置と、マイクロコンピュータと、蓄積装置とを具備し、前記マイクロコンピュータは前記装置インターフェイス
制御装置および通信バス制御装置と割込みおよびチャン
ネル注意信号のみを交換する如く構成され、前記蓄積装置は前記装置インターフェイス制御装置、通
信バス制御装置および前記マイクロコンピュータ装置に
よつて独立にアクセス可能であるデータ伝送制御装置。
（１８）複数の周辺装置とインターフェイスする如く構
成され、前記装置インターフェイス制御装置を介して前
記蓄積装置との間で相互通信する周辺バスを具備してい
る特許請求の範囲第１７項記載の装置。
（１９）前記蓄積装置は、それと協同して前記装置イン
ターフェイス制御装置、前記通信バス制御装置、前記マ
イクロコンピュータ装置を互いに分離する手段を具備し
ている特許請求の範囲第１７項記載の装置。
（２０）前記分離する手段は、その分離する手段を登録
する手段を備え、この登録する手段は、前記蓄積装置と
、前記マイクロコンピュータ装置、前記装置インターフ
ェイス制御装置、前記通信バス制御装置との間の通信を
調整している特許請求の範囲第１９項記載の装置。