JPS63155843A - デ−タ転送速度可変制御方式 - Google Patents

デ−タ転送速度可変制御方式

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JPS63155843A
JPS63155843A JP61301817A JP30181786A JPS63155843A JP S63155843 A JPS63155843 A JP S63155843A JP 61301817 A JP61301817 A JP 61301817A JP 30181786 A JP30181786 A JP 30181786A JP S63155843 A JPS63155843 A JP S63155843A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ転送を行う相手の装置により、データ
の転送速度を変化させることのできるデータ転送制御方
式に係り、特に、データの転送速度を任意に設定可能な
装置、例えばＩＣディスク等の半導体記憶装置とその上
位装置との間のデータ転送に用いて好適なデータ転送速
度可変制御方式〔従来の技術〕 データ送受信速度の異なる装置間で相互にデータ転送を
行うための従来技術として、例えば、ｒ　Ｉ　Ｂ　Ｍ３
３８０　　Ｓ　ｔｏｒａｇｅ　　Ｃｏｎｔｒｏｌ　　Ｍ
ｏｄｅｌｓ　　１　。
２、　３　　ａｎｄ　４　　Ｄｅｓｃｒｉｐｔｉｏｎ　
　Ｍａｎｕａｌ　Ｊ　　（１９８５発行）、第５−１５
頁ｒ　Ｓ　ｐｅｅｄ　　Ｍａｔｃｈｉｎｇ　Ｂ　ｕｆｆ
ｅｒ　ｆｏｒ　３３８０Ｊ　、第５−１４頁ｒ　Ｓ　ｐ
ｅｅｄ　　Ｍａｔｃｈｉｎｇ　　Ｂｕｆｆｅｒ　　ｆｏ
ｒ　３３７５　Ｊ等に記載された技術が知られている。
この従来技術は、例えば、チャネル装置とディスク装置
等との間で相互にデータの転送を行う場合、ディスク制
御装置内に大容量のデータバッファを設け、チャネル装
置とディスク装置間で転送されるデータを一時間にこの
データバッファ内に蓄積することにより、チャネル装置
とディスク装置とのデータ転送速度の差を吸収するもの
である。
〔発明が解決しようとする問題点〕
しかし、前記従来技術は、制御装置内に大容量のデータ
バッファを必要とするため、このデータバッファを制御
するための複雑なバッファ制御論理が必要であるという
問題点を有する。また、障害が発生した場合、チャネル
側の動作とディスク側の動作にずれがあるため、本来障
害を報告すべきタイミングに、チャネルへ障害の報告を
することができないという問題点がある。
本発明の目的は、前記従来技術の問題点を解決し、可能
な最大転送速度でチャネルと記憶装置との間のデータ転
送を同一速度で同期させて行うことができるデータ転送
速度可変制御方式を提供することにあり、特に、回転機
構を持たずデータ転送速度を変えることが可能なＩＣデ
ィスク等の半導体記憶装置とチャネル装置との間のデー
タ転送に用いて好適なデータ転送速度可変制御方式を提
供することにある。
〔問題点を解決するための手段〕
本発明によれば、前記目的は、コンピュータシステム内
の半導体記憶サブシステム等において、半導体記憶制御
装置に接続されている複数のチャネル装置および複数の
半導体記憶装置のそれぞれの装置の最大転送能力を表示
しておく手段と、記憶装置とチャネル装置との間でデー
タの転送が行われる場合に、転送速度の遅い方の装置の
転送速度に合わせて、各装置に実際にデータ転送を行う
速度を設定できる機構を設けることにより達成される。
〔作用〕
半導体記憶制御装置は、チャネル装置の１つから半導体
記憶装置の１つに対するデータ転送の指示を受けたとき
、そのチャネル装置が接続されているルートのチャネル
最大転送速度表示部と、半導体記憶装置内の半導体記憶
装置最大転送速度表示部とを読取り、いずれか低い方の
転送速度、すなわち、可能な最大転送速度でデータ転送
を行うことを決定する。半導体記憶制御装置内の転送速
度決定論理部は、チャネル転送速度設定部と、半導体記
憶装置内の半導体記憶装置転送速度設定部とに決定した
転送速度を設定する。これにより、チャネル装置と半導
体記憶装置とは、半導体記憶制御装置を経由して、決定
されたデータ転送速度で同期して相互間のデータ転送を
実行する。
チャネル装置と半導体記憶装置とは、前述のように、同
一速度で同期的に動作してデータ転送を行うことができ
るので、半導体記憶制御装置内に速度差を吸収するため
の大量のデータバッファを設ける必要がなくなり、当然
にそのための制御装置も不要とすることができる。また
、障害発生時には、正しいタイミングで障害報告をする
ことが可能となる。
〔実施例〕
以下、本発明によるデータ転送速度可変制御方式の一実
施例を図面により詳細に説明する。
第１図は本発明の一実施例の構成図、第２図はチャネル
装置と半導体記憶装置の組合せによるデータ転送速度を
説明する図である。第１図において、１．２はＣＰＵ、
３．４はチャネル装置、５は半導体記憶制御装置、６，
７はチャネル最大転送速度表示部、８はチャネル転送速
度設定部、９は転送速度決定論理部、１０．１１は半導
体記憶装置、１２、１３は半導体記憶装置最大転送速度
表示部、１４゜１５は半導体記憶装置転送速度設定部で
ある。
第１図は、本発明を適用したコンピュータシステム内の
半導体記憶サブシステムの構成を示すものであり、この
半導体記憶サブシステムは、１台１１とＣＰＵＩ、２に
設けられた２台のチャネル装置３，４とが接続されて構
成されている。各装置の最大データ転送速度は、チャネ
ル装置３と５ＳＵＩＯが６ＭＢ／Ｓ　（メガバイト７秒
）であり、チャネル装置４と５ＳＵＩＩが３ＭＢ／Ｓで
あり、チャネル３，４の最大データ転送速度が５ＳＵＳ
内のチャネル最大転送速度表示部６，７に、５ＳＵＩ０
．１１の最大データ転送速度が各５ＳＵＩ０．１１内の
ＳＳＵ最大転送速度表示部１２．１３に表示されている
。
チャネル装置３，４は、そのいずれからも、５ＳＣ５を
介して５ＳＵ１０．１１にデータ転送要求を発すること
ができ、いま、チャネル装置３がＳＳＵｌｌにデータ転
送要求を発したものとする。５ＳＣ５が、チャネル装置
３から５ＳｔＪ１１へのデータ転送要求を第１図に点線
で示す制御線を介して受取ると、５ｓｃｓ内の転送速度
決定論理部９は、チャネル装置３に対応するチャネル最
大速度転送表示部６を読取り、チャネル装置３が６　Ｍ
Ｂ／Ｓのデータ転送能力があることを知り、次に、５Ｓ
Ｕｌｌとの間のパスが設定された後に５ＳＵＩＩ内のＳ
ＳＵ最大速度表示部１３を読取ることにより、５ＳＵＩ
Ｉが３ＭＢ／Ｓのデータ転送能力しかないことを知る。
転送速度決定論理部９は、読取ったチャネル装置３とＳ
　Ｓ　Ｕｌｌの最大データ転送速度から、遅い方のデー
タ転送速度である３ＭＢ／Ｓでデータ転送を行うことを
決定し、チャネル転送速度設定部８と、５ＳＵＩＩ内の
５ｓｔｒ転送速転送窓部１５とに３ＭＢ／Ｓのデータ転
送速度を設定する。
これにより、チャネル装置３と５ＳＵＩＩとは、３ＭＢ
／Ｓのデータ転送速度で動作し、５ＳＣ５を介して図示
実線で示すデータ線を用いて、相互に同期してデータ転
送を行う。
５ＳＣ５は、前述と同様にして、チャネル装置３．４お
よび５ＳＵＩ０，１１の組合せに応じて最適なデータ転
送速度を決定し、その速度で両者間でのデータ転送を行
わせることができる。第１図に示した実施例の場合のチ
ャネル装置３．４と５ＳＵＩ０．１１の組合せにより決
定されるデータ転送速度が第２図に示されており、図示
実施例では、チャネル装置３と５ＳＵＩＯとの間のデー
タ転送速度が６ＭＢ／Ｓで行われ、他の組合せでは全て
３ＭＢ／Ｓで行われる。
以上、本発明を２台のチャネル装置と２台のＳＳＵと１
台のＳ　Ｓ　Ｃ，とにより構成された半導体記憶サブシ
ステムに適用した実施例について、各装置の有する最大
データ転送速度が２種類として説明したが、本発明は、
前述の実施例に限らず、任意の台数のチャネル装置、Ｓ
ＳＵおよびＳＳＣの組合せにより構成される半導体記憶
サブシステムに適用することができ、また、該システム
を構成する複数の装置の最大データ転送速度も、２種類
に限らず、さらに多種類であってもよい。さらに、本発
明は、半導体記憶サブシステムに限らず、データ転送速
度が可変である複数の装置により構成されるシステムに
おける装置間のデータ転送のために適用することができ
る。
〔発明の効果〕
以上説明したように、本発明によれば、データ転送のバ
スが確定してからデータ転送速度を決定しているので、
任意のチャネル装置と任意の記憶装置との間でデータ転
送が可能であり、しかも、チャネル装置と記憶装置との
組合せにより、可能な最大の速度で、同期して再装置間
におけるデータ転送を行うことができる。このため、通
常チャネル装置と記憶装置との間に位置する制御装置内
に必要であった大容量のデータバッファを設ける必要が
なくなり、このバッファに非同期に出入りするデータの
管理をする等のバッファ制御も不要とすることができ、
かつ、障害が発生した場合も、本来の報告すべきタイミ
ングで、障害情報をチャネル装置へ送出することが可能
となる。
【図面の簡単な説明】
第１図は本発明を半導体記憶サブシステムに適用した実
施例の構成図、第２図はチャネル装置と半導体記憶装置
の組合せによるデータ転送速度を説明する図である。 １．２−−−一−・−ＣＰＵ、３，４−・−−−−−チ
ャネル装置、５・・−−一−−半導体記憶制御装置（Ｓ
ＳＵ）　、６．　７−・−・チャネル最大転送速度表示
部、８・−−一−−−チャネル転送速度設定部、９・・
−−−−一転送速度決定論理部、１０゜１１・・−−−
〜−一半導体記憶装置Ｓ　Ｓ　Ｕ）　、１２．１３・−
・・−半導体記憶装置（Ｓ　Ｓ　Ｕ）最大転送速度表示
部、１４゜１５−−−−−−一半導体記憶装置（Ｓ　Ｓ
　Ｕ）転送速度設定部。 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. １、異なるデータ転送速度を有する複数台の装置により
    構成されるシステムにおいて、前記システムを構成する
    各装置の最大転送速度を表示する機能と、各装置のデー
    タ転送速度を設定する機能とを備え、これらの装置間で
    データ転送の要求が発生したとき、表示されているその
    装置の最大転送速度に基づき、装置間で可能なデータ転
    送速度を決定することを特徴とするデータ転送速度可変
    制御方式。
JP30181786A 1986-12-19 1986-12-19 デ−タ転送速度可変制御方式 Expired - Fee Related JPH06105927B2 (ja)

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