JP2000293415A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 既存の装置を有効に利用することができ、ま
た全体性能を低下させることなく、全体としてのデータ
転送を高速化する。 【解決手段】 制御装置３−２は、電源投入、リセット
などにより動作を開始し、複数の２次記憶装置との間で
データ伝送を行うために、主記憶装置３−４に設けられ
たバッファを、入力装置３−１から入力されたバッファ
比率、または予め設定されたバッファ比率に従って分割
する。該バッファ比率は、２次記憶装置３−７，３−８
の転送速度（書き込み速度または読み出し速度、あるい
は双方）を考慮して決定される。制御装置３−２は、上
記分割比率を２次記憶装置３−７，３−８などに保持す
るとともに、実際のデータ伝送においては、該分割比率
に従って分割されたバッファを介してデータ伝送するよ
うに、データ転送装置３−５、３−６を並列制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、画像等のデータ
処理装置に係り、特にデータの蓄積や取り出し処理を並
行して行う記憶装置に関する。

【０００２】

【従来の技術】従来、ホストコンピュータ等の機器の主
記憶装置（メモリ）と、ハードディスク等の２次記憶装
置との間で各種データやプログラムを送受信する場合、
主記憶装置と２次記憶装置とが１対１対応となり、例え
複数の２次記憶装置が接続されていても、データ等の送
受時には、１台の２次記憶装置しか動作せず、データの
送受信に時間がかかる、という問題が存在する。

【０００３】この問題を鑑みたものとして特開平１−１
７７１５１がある。該方式は、主に主記憶に初期化情報
を高速転送する方式に関したものである。図９は、該従
来の方式の構成を示すブロック図である。該方式は、情
報処理システムのプログラムならびにデータを保持する
主記憶装置１−２と、該主記憶装置１−２に初期化情報
を書き込むための初期化コマンドを入出力制御装置に与
えることができる中央処理装置１−１と、ダイレクトメ
モリアクセス（ＤＭＡ）機能を有する複数の入出力制御
装置１−４、１−５と、それぞれ入出力制御装置に接続
される少なくとも１つずつの入出力装置１−６〜１−９
から構成されている。該方式の動作は、中央処理装置１
−１が主記憶装置１−２に用意されている図１０に示す
チャネルコマンドエリア２−４〜２−６の内容を各入出
力制御装置にセットし、それぞれの入出力装置に分割さ
れて格納されている初期化情報を主記憶エリア２−１〜
２−３に一度に読み込むことで、処理の高速化を実現す
るものである。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来技術では、主に、複数の独立した入出力制御装置
（ＤＭＡ機能有す）に、各々、ハードディスクドライブ
（ＨＤ）などの入出力装置が接続されていることを利用
し、個々の入出力制御装置に初期化コマンドを送り、複
数の入出力装置から一度にメモリなどの主記憶装置に初
期化に必要なデータを送出し、高速化することを目的と
した並列化技術である。この方式では、初期化データの
読み出しにおいては高速化が期待できるが、恒常的なデ
ータの読み出しについては特に考慮されていない。

【０００５】また、バックアップシステムのような書き
込みに高速化が要求されるようなシステムについても考
慮されていない。さらに、接続される入出力装置の性能
差が考慮されておらず、例えばデータの転送能力が他の
人出力装置に比べ低いものがあると、その装置の性能を
優先してしまうため、全体性能が低下するという欠点が
ある。また、接続される入出力装置が入れ替えられた場
合に対応することができないという問題がある。特に、
最近の傾向として、製品のライフサイクルが短くなって
いるが、エコロジーの観点からは稼動可能な機器の廃却
を減らす必要がある。しかし、この点についても何ら考
慮されていない。

【０００６】この発明は上述した事情に鑑みてなされた
もので、既存の装置を有効に利用することができ、また
全体性能を低下させることなく、全体としてのデータ転
送を高速化することができる記憶装置を提供することを
目的としている。

【０００７】

【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明では、データが記憶され
る複数の記憶手段と、前記複数の記憶手段毎にデータ転
送速度を認識する認識手段と、前記認識手段により認識
された、前記複数の記憶手段の各々のデータ転送速度の
比に応じて、前記複数の記憶手段の各々に書き込まれる
データ量の比を決定する決定手段とを具備することを特
徴とする。

【０００８】この発明によれば、認識手段は、複数の記
憶手段毎にデータ転送速度を認識する。決定手段は、認
識手段により認識された、前記複数の記憶手段の各々の
データ転送速度の比に応じて、前記複数の記憶手段の各
々に書き込まれるデータ量の比を決定する。したがっ
て、データ転送速度の遅い記憶手段に全体のデータ転送
速度を落とすことなく、前記複数の記憶手段の各々で実
現可能なデータ転送速度を確保することができ、全体と
してのデータ転送速度を高速化することが可能となる。

【０００９】

【発明の実施の形態】次に図面を参照してこの発明の実
施形態について説明する。 Ａ．第１実施形態 Ａ−１．第１実施形態の構成 図１は、本発明の第１実施形態による記憶装置の構成を
示すブロック図である。入力装置３−１は、ユーザによ
って入力されるバッファ比率を制御装置３−２に供給す
る。該バッファ比率は、後述の２次記憶装置３−７，３
−８の転送速度（書き込み速度または読み出し速度、あ
るいは双方）を考慮してユーザによって決定される。制
御装置３−２は、電源投入、リセットなどにより動作を
開始し、複数の２次記憶装置との間でデータ伝送を行う
ために、主記憶装置３−４に設けられたバッファを、入
力装置３−１から入力されたバッファ比率、または予め
設定されたバッファ比率に従って分割し、該分割比率を
２次記憶装置３−７，３−８などに保持するとともに、
実際のデータ伝送においては、該分割比率に従って分割
されたバッファを介してデータ伝送するように、データ
転送装置３−５、３−６を並列制御する。したがって、
上記バッファ比率は、言い換えると、２次記憶装置３−
７，３−８との間で伝送されるデータ量の比とも言え、
転送速度に応じたデータ量を保持することが可能な容量
を有するバッファを用意することに相当する。

【００１０】主記憶装置３−４は、例えば半導体メモリ
などから構成されており、２次記憶装置３−７，３−８
との間でデータ伝送を行うためのバッファが割り当てら
れている。データ転送装置３−５，３−６は、接続され
る２次記憶装置毎に設けられ、上記制御装置３−２とは
独立して、主記憶装置３−４に割り当てられた、対応す
るバッファと、２次記憶装置との間でデータ伝送を行う
ことにより、２次記憶装置へのデータの書き込み、２次
記憶装置からのデータの読み込み動作、すなわちＤＭＡ
動作を行う。２次記憶装置３−７，３−８は、例えばハ
ードディスクなどの大容量記憶媒体からなり、データ転
送装置３−５，３−６の制御に従って、データの記憶、
読み出しを行う。上述した各装置は、メモリバス３−３
を介して主記憶装置３−４との間におけるデータ授受を
行う。

【００１１】Ａ−２．第１実施形態の動作 次に、本第１実施形態の動作について説明する。ここ
で、図２は、本第１実施形態の動作を説明するためのフ
ローチャートである。また、図３および図４は、主記憶
装置に設けられたバッファの分割例を示す概念図であ
る。制御装置３−２は、電源投入、リセットなどによ
り、図２に示すフローチャートに従って動作を開始す
る。まず、制御装置３−２は、ステップＳａ１で、バッ
ファ比率変更が入力装置３−１から入力されているかを
判断する。バッファ比率変更が入力されていない場合に
は、ステップＳａ１に戻り、入力が行われるまで待機す
る。なお、ここで一定時間以上入力がない場合には、予
め設定したバッファ比率や過去に入力され保持されたバ
ッファ比率を採用してもよい。一方、バッファ比率変更
が入力されている場合には、ステップＳａ２へ進み、接
続されている２次記憶装置の数と、入力装置３−１で入
力されたバッファ比率の入力数が一致するか否かを判断
する。２次記憶装置の数は、予め与えられているか、ま
たは起動時に制御装置３−２がデータ転送装置３−５，
３−６に確認すればよい。そして、一致しなかった場合
には、ステップＳａ３で再入力を要求し、ステップＳａ
１に戻り、入力待ちになる。

【００１２】一方、双方が一致した場合には、ステップ
Ｓａ４へ進み、主記憶装置３−４に構成されるバッファ
を、入力装置３−１から入力されたバッファ比率で分割
できるか否か、すなわちバッファに端数が生じないか否
かを判断する。なお、分割されるバッファは、制御装置
３−２が固定値、または他のプログラムの要求に従って
用意し、構造は、図３に示すように、単バッファ６−１
や、図４に示すように、リングバッファ７−１〜７−４
などを一例として特に限定されるものではない。そし
て、分割できる場合には、ステップＳａ５に進み、バッ
ファの全要素をバッファ比率に従って分割し、それぞれ
の２次記憶装置３−７，３−８に専用エリアとして割り
当てる。

【００１３】図３に示す例では、単バッファ６−１が、
２次記憶装置３−７に対するエリア６−２と、２次記憶
装置３−８に対するエリア６−３とに分割されている。
また、図４に示す例では、リングバッファを構成する複
数のバッファ７−１〜７−４のうち、リングバッファ７
−２が、２次記憶装置３−７に対するエリア７−５と、
２次記憶装置３−８に対するエリア７−６とに分割され
ている。バッファ比率は、２次記憶装置３−７，３−８
の転送速度（書き込み速度または読み出し速度、あるい
は双方）を考慮して決定されているので、転送速度が速
い２次記憶装置に対しては、大きなバッファが確保さ
れ、転送速度が遅い２次記憶装置に対しては、小さなバ
ッファが確保されることになる。

【００１４】一方、分割できない場合、すなわち与えら
れたバッファ比率でバッファを分割すると、端数が出て
しまうような場合には、ステップＳａ６に進む。ステッ
プＳａ６では、バッファの分割比率を実際に分割でき
る、希望比率に最も近い値に変更してよいか否かを確認
する。この確認は、予め設定されている状態に従って
も、その場で許可確認を求めてもよい。不許可の場合に
は、ステップＳａ３で、再入力を要求し、ステップＳａ
１に戻り、入力待ちになる。一方、許可された場合に
は、ステップＳａ７に進み、分割可能な比率でバッファ
を分割する。ステップＳａ５またはステップＳａ７にお
けるバッファ分割後は、ステップＳａ８に進み、この時
点での分割比率を２次記憶装置３−７，３−８などに保
持した後、当該処理を終了する。

【００１５】２次記憶装置３−７，３−８に対するデー
タ伝送は、制御装置３−２が上記分割比率に従ってデー
タ転送装置３−５、３−６を並列制御することで行われ
る。バッファの容量は、２次記憶装置３−７，３−８の
転送速度（書き込み速度または読み出し速度、あるいは
双方）を考慮して決定されているので、転送速度が速い
２次記憶装置に対しては、大きなバッファを介してデー
タ伝送が行われ、転送速度が遅い２次記憶装置に対して
は、小さなバッファを介してデータ伝送が行われる。し
たがって、汎用機器を用いてコストアップすることな
く、かつ全体性能を低下させることなく、入出力装置と
ホスト機器とのデータ転送を高速化することができる。

【００１６】Ｂ．第２実施形態 Ｂ−１．第２実施形態の構成 図５は、本発明の第２実施形態による記憶装置の構成を
示すブロック図である。なお、図１に対応する部分には
同一の符号を付けて説明を省略する。測定判断装置４−
１は、制御装置４−２からの要求に従って、２次記憶装
置３−７，３−８の転送速度を計測する。また、制御装
置４−２は、電源投入、リセットなどにより動作を開始
し、２次記憶装置の接続個数を調べ、該接続個数と、上
記計測した転送速度とに従って、バッファの分割比率を
決定する。

【００１７】Ｂ−２．第２実施形態の動作 次に、本第２実施形態の動作について説明する。ここ
で、図６は、本第２実施形態の動作を説明するためのフ
ローチャートである。制御装置４−２は、電源投入、リ
セットなどにより、図６に示すフローチャートに従って
動作を開始する。まず、制御装置４−２は、ステップＳ
ｂ１で、バッファ比率変更の許可が出ているか否かを判
断する。この許可は、固定値でも、直接確認でも構わな
い。許可がない場合には、当該処理を終了する。なお、
終了前に予め与えられている値や、保存されている比率
でバッファの分割を行っても構わない。

【００１８】一方、バッファ比率変更の許可がでている
場合には、ステップＳｂ２に進み、２次記憶装置の接続
個数を調べる。２次記憶装置の個数は、予め与えられて
いるか、または起動時に制御装置４−２がデータ転送装
置４−５や４−６に対して確認してもよい。ここで、２
次記憶装置が２つ以下の場合には、さらにステップＳｂ
３で、２次記憶装置が１つか否かを判断する。２次記憶
装置が１つの場合には、ステップＳｂ４に進み、バッフ
ァを分割しないことを決定し、ステップＳｂ５で、分割
されていないことを示す値を２次記憶装置などに保持
し、当該処理を終了する。また、２次記憶装置が０個の
場合には、ステップＳｂ６で、エラーを通知して当該処
理を終了する。

【００１９】また、２次記憶装置が２つ以上ある場合に
は、ステップＳｂ７へ進む。ステップＳｂ７では、測定
判断装置４−１により、各２次記憶装置３−７，３−８
の転送速度を計測する。転送速度は、書き込み速度また
は読み出し速度、あるいは双方を意味する。速度計測が
済むと、ステップＳｂ８で、計測した転送速度と２次記
憶装置の個数に従って、バッファの分割比率を算出す
る。次に、ステップＳｂ９で、算出結果を実際に分割で
きる、算出比率に最も近い値に変更する。比率確定後
は、ステップＳｂ１０で、与えられたバッファの全要素
を分割比率に従って分割し、各２次記憶装置３−７，３
−８の専用エリアとして割り当てる（図６に示す６−
２、６−３または図７に示す７−５、７−６を参照）。
バッファ分割後は、ステップＳｂ１１に進み、この時点
での分割比率を２次記憶装置３−７，３−８などに保持
し、当該処理を終了する。

【００２０】２次記憶装置３−７，３−８に対するデー
タ伝送は、制御装置３−２が上記分割比率に従って分割
されたバッファを介し、データ転送装置３−５、３−６
を並列制御することで行われる。バッファ比率は、２次
記憶装置３−７，３−８の転送速度（書き込み速度また
は読み出し速度、あるいは双方）に応じて自動的に決定
されているので、転送速度が速い２次記憶装置に対して
は、大きなバッファを介してデータ伝送が行われ、転送
速度が遅い２次記憶装置に対しては、小さいなバッファ
を介してデータ伝送が行われる。したがって、汎用機器
を用いてコストアップすることなく、かつ全体性能を低
下させることなく、入出力装置とホスト機器とのデータ
転送を高速化することができる。

【００２１】Ｃ．第３実施形態 Ｃ−１．第３実施形態の構成 図７は、本発明の第３実施形態による記憶装置の構成を
示すブロック図である。なお、図１または図５に対応す
る部分には同一の符号を付けて説明を省略する。本第３
実施形態では、前述した第１および第２実施形態を組み
合わせた構成を有している。すなわち、制御装置５−３
は、入力装置３−１からバッファ比率が入力された場合
には、該バッファ比率に従って主記憶装置３−５のバッ
ファを分割し、入力装置３−１からバッファ比率が入力
されていない場合には、測定判断装置４−１により計測
された、２次記憶装置３−７，３−８の転送速度（書き
込み速度または読み出し速度、あるいは双方）と、２次
記憶装置の個数とに従って、バッファの分割比率を決定
し、該分割比率に従って主記憶装置３−５のバッファを
分割する。

【００２２】Ｃ−２．第３実施形態の動作 次に、本第３実施形態の動作について説明する。ここ
で、図８は、本第３実施形態の動作を説明するためのフ
ローチャートである。制御装置５−３は、電源投入、リ
セットなどにより、図８に示すフローチャートに従って
動作を開始する。まず、制御装置５−３は、ステップＳ
ｃ１で、バッファ比率が入力装置５−１から入力されて
いるか否かを確認する。そして、入力がある場合には、
ステップＳｃ２へ進み、図２に示す第１実施形態の動作
（ステップＳａ２以降）と同様の処理を行う。また、入
力がない場合には、一定時間待機した後、または直ちに
ステップＳｃ９に進む。ステップＳｃ９では、図６に示
す第２実施形態の動作（ステップＳＳｂ１）と同様の処
理を行う。

【００２３】なお、上述した第１ないし第３実施形態に
おいては、詳しくかつわかりやすく説明するために、基
本的な構成を用いて構成例としたが、例えば、２次記憶
装置が２つ以上ある場合や、バッファの分割を複数の条
件に基づいて決定するなどしても構わない。なお、並列
化制御は、ダイレクトメモリ・アクセスコントローラー
を用いたり、その他既存技術を用いて構わない。

【００２４】

【発明の効果】以上、説明したように、この発明によれ
ば、認識手段によって、複数の記憶手段毎にデータ転送
速度を認識し、決定手段によって、認識手段により認識
された、前記複数の記憶手段の各々のデータ転送速度の
比に応じて、前記複数の記憶手段の各々に書き込まれる
データ量の比を決定するようにしたので、データ転送速
度の遅い記憶手段に合わせて全体のデータ転送速度を落
とすことなく、前記複数の記憶手段の各々で実現可能な
データ転送速度を確保することができ、全体としてのデ
ータ転送速度を高速化することができるという利点が得
られる。また、性能的に劣った記憶手段が含まれていて
も全体性能を下げずに稼動させることできるので、デー
タ転送速度が遅い記憶手段のライフサイクルを長くで
き、機器の廃却を減らすことができるという利点が得ら
れる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態による記憶装置の構成
を示すブロック図である。

【図２】 本第１実施形態の動作を説明するためのフロ
ーチャートである。

【図３】 主記憶装置に設けられたバッファの分割例を
示す概念図である。

【図４】 主記憶装置に設けられたバッファの分割例を
示す概念図である。

【図５】 本発明の第２実施形態による記憶装置の構成
を示すブロック図である。

【図６】 本第２実施形態の動作を説明するためのフロ
ーチャートである。

【図７】 本発明の第３実施形態による記憶装置の構成
を示すブロック図である。

【図８】 本第３実施形態の動作を説明するためのフロ
ーチャートである。

【図９】 従来技術による記憶装置の構成を示すブロッ
ク図である。

【図１０】 従来技術における主記憶装置内のデータ構
成を示す概念図である。

【符号の説明】

３−１ 入力装置 ３−２ 制御装置（認識手段、決定手段、バッファ確保
手段） ３−３ メモリバス ３−４ 主記憶装置（バッファ） ３−５，３−６ データ転送装置（転送手段） ３−７，３−８ ２次記憶装置（複数の記憶手段） ４−１ 測定判断装置（測定手段） ４−２ 制御装置（認識手段、決定手段） ５−３ 制御装置（認識手段、決定手段）

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データが記憶される複数の記憶手段と、 前記複数の記憶手段毎にデータ転送速度を認識する認識
   手段と、 前記認識手段により認識された、前記複数の記憶手段の
   各々のデータ転送速度の比に応じて、前記複数の記憶手
   段の各々に書き込まれるデータ量の比を決定する決定手
   段とを具備することを特徴とする記憶装置。
2. 【請求項２】 前記決定手段により決定されたデータ量
   の比に応じて、前記複数の記憶手段毎に、該複数の記憶
   手段との間で転送するデータを一時的に保持するバッフ
   ァを確保するバッファ確保手段を具備することを特徴と
   する請求項１記載の記憶装置。
3. 【請求項３】 前記バッファ確保手段により、前記複数
   の記憶手段毎に確保されたバッファを介して、前記複数
   の記憶手段との間で、データを転送する転送手段を具備
   することを特徴とする請求項２記載の記憶装置。
4. 【請求項４】 前記認識手段は、前記複数の記憶手段に
   対して、実際にデータを転送することにより、前記複数
   の記憶手段毎のデータ転送速度を測定する測定手段を具
   備することを特徴とする請求項１ないし３のいずれかに
   記載の記憶装置。
5. 【請求項５】 前記データ転送速度は、前記複数の記憶
   手段に対するデータの書き込み速度または読み出し速度
   のいずれか一方、または双方であることを特徴とする請
   求項１ないし４のいずれかに記載の記憶装置。