KR930006234B1

KR930006234B1 - 이중화된 프로세서에서의 데이타 전송장치

Info

Publication number: KR930006234B1
Application number: KR1019900022785A
Authority: KR
Inventors: 홍재환; 송광석; 장길주
Original assignee: 한국전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1990-12-31
Filing date: 1990-12-31
Publication date: 1993-07-09
Also published as: KR920014030A

Abstract

내용 없음.

Description

이중화된 프로세서에서의 데이타 전송장치

제1도는 본 발명이 적용되는 이중화된 프로세서의 구성도.

제2도는 제어부의 내부 구성도.

제3도는 본 발명의 상세 구성도.

* 도면의 주요부분에 대한 부호의 설명

1 : 데이타 및 어드레스 버퍼 2 : 내부 메모리

3 : 제어부 4 : 모드 제어부

5 : 버스 및 인터랩트 아비터 31 : 버퍼 제어부

32 : 데이타 전송부 100 : 동작측 프로세서

200 : 대기측 프로세서 321 : 제1시스템버스 버퍼

322 : 제2제어신호 드라이버 323 : 전송 제어부

324 : 제1제어신호 드라이버 325 : 젠송신호 제어버퍼

326 : 제2시스템버스 버퍼 327 : 확장인터페이스 버퍼

본 발명은 전전자 교환기의 이중화된 프로세서에 있어서, 동작/대기(Active/standby)로 이중화된 프로세서의 양측 메모리를 액세스하여 데이타를 전송하는 장치에 관한 것이다.

종래에는 내부 프로세서 통신(Inter Processor Communication)을 하거나 시리얼 채널(serial channel)로 이중화된 프로세서의 데이타를 수정하거나 전송할 경우 처리속도가 매우 느렸으며, 동작(Active)측의 프로세서에 과부하가 걸리는 문제점이 있었다.

따라서, 본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로서 이중화된 프로세서에서 정확한 데이타를 시스템의 이중화 모드에 따라 메모리의 액세스를 구분하여 빠르게 데이타를 전송하고, 수정하는 데이타 전송장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 이중화로 구성된 프로세서의 데이타 전송장치에 있어서, 시스템 버스에 연결되어 시스템 버스상의 제어신호의 동기를 맞추어 출력하는 제1시스템 버스 버퍼수단, 상기 제1시스템 버스 버퍼수단에 연결되어 제1시스템 버스버퍼수단에서 출력하는 제어신호를 동작측 프로세서와 대기측 프로세서를 연결해주며, 확장버스로 전달해주는 제1제어신호 드라이버 수단, 상기 제1제어신호 드라이버 수단이 확장버스에 연결되어 확장버스상의 데이타 액세스 완료 혹은 실패신호를 입력하여 동기를 맞추어 출력하는 전송신호 제어 버퍼수단, 상기 전송신호 제어 버퍼수단에 연결되어 외부 CPU로부터의 데이타 액세스 명령을 받고 확장버스상의 액세스 처리 결과 신호를 상기 전송 신호 제어 버퍼수단을 통하여 입력하고 데이타 액세스 형태를 구분하여 시스템 버스에 드라이브 하므로 CPU가 한 클럭 수행을 감지하도록 하는 전송제어수단, 상기 전송제어 수단(323)에 연결되어 시스템 버스상에 전송제어 수단의 출력을 직접 제공하는 제2제어신호 드라이버 수단, 시스템 버스에 연결되어 시스템 버스 제어신호를 입력하여 동기시킨후 출력하는 제2시스템 버스 버퍼수단, 상기 제2시스템 버스 버퍼수단에 내부 버스로 연결되어 상기 제2시스템 버스 버퍼수단의 출력을 확장버스로 드라이브하는 확장 인터페이스 버퍼수단으로 구성되어 메모리의 데이타 액세스 속도를 향상시킨 것을 특징으로 한다.

이하, 첨부된 도면을 이용하여 본 발명의 일실시예를 상세히 설명한다.

제1도는 본 발명이 적용되는 이중화된 프로세서의 전체 구성도로서 도면에서 (100)은 동작(Active)측 프로세서, (200)은 대기(stndby)측 프로세서, (1)은 데이타 및 어드레스 버퍼, (2)는 내부 메모리, (3)은 제어부, (4)는 모드제어부, (5)는 버스 및 인터럽트 아비터를 각각 나타낸다.

동작측과 대기측 프로세서(100,200)의 내부구조는 동일하다.

전반적인 동작을 살펴보면 외부의 메인 모드에 있는 CPU(도면에 미 표시됨)가 먼저 동작/대기의 모드를 프로세서간 내부통신으로 결정하면, 이는 내부 메모리(2)에 정의 되어진 모든 데이타를 시스템 버스를 통하여 동작 또는 대기측 프로세서(100,200)에 쓰고 모드 제어부(4)에 의하여 모드가 결정되어지게 된다.

동작측 프로세서를 제어하는 CPU는 메모리의 수정을 위하여 시스템 버스를 통해 데이타와 어드레스 및 제어신호를 시스템 버스상에 제공하고, 제어부(3)에서는 자기측 메모리 액세스, 동작/대기 동시 쓰기, 대개측 읽기등을 구분하여 액세스의 방법을 다음과 같이 구분한다.

첫째, 자기측의 메모리 액세스일 경우 시스템 모드에 관계 없이 제어부(3)에서는 버스의 확장 기능을 완전히 절단하고 단지 버스 및 인터럽트 아비터(5)만의 기능을 수행할 수 있도록 한다.

둘째, 동작/대기측의 메모리 동시 쓰기인 경우 CPU는 양측 동시 쓰기영역의 어드레스와 동시에 데이타 및 제어신호를 버스에 실으면 동작측 프로세서(100)의 제어부(3)에서는 어드레스 및 데이타 버퍼(1)를 제어하여 확장 버스(6)에 실으면 대기측 프로세서(200) 제어부에서 동작측 제어부(3)의 제어신호에 따라 먼저 대개측 버스 아비터를 제어하여 대기측의 CPU에게 버스 사용을 요구하여 버스사용 허가신호를 받으면 확장버스에 실려진 데이타 및 어드레스, 제어신호등을 대기측의 메모리 쓰고, 대기측의 메모리에서는 정확한 데이타를 완전히 쓴후, 데이타 액세스 종료 신호(DTACK-S)를 대기측 시스템 제어신호 버스에 싣는다. 동작측 제어부(3)에서는 데이타 액세스 종료 신호(DTACK-S)와 함께 데이타 액세스 종료인식 신호인 (DTACK-D)를 동작측 시스템 제어신호 버스에 실으면 CPU는 데이타 액세스 종료인식 신호를 받음과 동시에 동작/대기 메모리 동시 쓰기의 한 사이클 수행을 완료하게 된다.

셋째, 대기측 메모리만 액세스 하고져 할때는 대기측 메모리 쓰기영역의 어드레스와 함께 제어신호를 동작측 CPU에 의하여 확장버스에 실으면 모든 동작 형태는 둘째와 같이 동일하게 이루어진다.

제2도는 제어부(3)의 내부 구성 블럭도로서, 도면에서 (31)은 버퍼제어부, (32)는 데이타 전송부를 각각 나타낸다.

데이타 및 어드레스 버퍼(1)는 일반적인 양방향 버퍼 XX245로 구현하였으며 버퍼 제어부(31)에 의하여 데이타 및 어드레스 방향이 제어되게 된다. 또한, 시스템 버스의 확장을 들 수 있도록 동작측과 대기측의 제어부는 동일하게 구성하였으며 본 발명인 데이타 전송부(32)는 제3도를 통하여 상세히 설명하도록 한다.

제3도는 본 발명인 데이타 전송부(32)의 상세 구성도로서 도면에서(321)는 제1시스템버스 버퍼, (322)는 제어신호 드라이버, (323)은 전송제어부, (324)는 제어신호 드라이버, (325)는 전송신호 제어버퍼, (326)은 제2시스템버스, (327)은 확장인터페이스 버퍼를 각각 나타낸다.

먼저 본 발명의 개략적인 동작을 살펴보면 시스템 버스를 통하여 대기측 프로세서의 메모리 액세스시 제어신호를 제2시스템 버스 버퍼(326)를 이용하여, 시스템의 확장 인터베이스 버스(327)를 통하여 확장버스에 드라이브하면, 대기측의 제1시스템 버스버퍼(321)를 통하여 제1제어 신호 드라이버(324)에서 데이타 액세스 종료신호 또는 에러신호를 확장버스에 실으면 동작측의 전송신호 제어버퍼(325)를 통하여 전송 제어부(323)에 입력되어 전송제어부(323)에서 데이타의 액세스 형태를 구분하고 제2제어신호 드라이버(322)를 통하여 시스템 버스에 실으면 CPU는 이 신호에 따라 데이타 액세스의 한 사이클 수행을 완료하게 된다.

좀더 자세히 살펴보면, 제2시스템버스 버퍼(326)시스템의 프로세서가 동작/대기로 동작중 동작측에서 대기측으로 데이타를 전송시 시스템 버스의 제어신호증 어드레스 스트로브 신호(AS^*), 데이타 스트로브 신호(DSO^*·DS1^*), 데이타 읽기 쓰기 신호(R/W^*)를 양방향 버퍼(IC74F245)를 사용하여 내부 버스 및 확장 인터페이스 버퍼(327)를 통하여 확장 버스에 실으면, 대기측에서 정확한 데이타를 액세스시 데이터 완료 인식 신호(DTACK-S^*), 정확한 데이타의 액세스가 않되었을시 시스템 버스 에러신호(BERR-S^*)를 대기측의 시스템 버스버퍼를 통하여 제1제어신호 드라이버(324)에서 확장버스에 싣고, 동작측의 전송신호 제어버퍼(325)를 통하여 전송제어부(323)로 드라이브 되게 구성하였다.

전송제어부(323)는 CPU의 데이타 액세스 형태를 동작측만 액세스, 동작/대기측 동시 액세스 또는 대기측만 액세스 등으로 구분하여 CPU의 동작측만의 액세스시는 데이타 인식 완료신호는 에러신호만 제2제어신호 드라이버(322)를 통하여 시스템 비스에 드라이브 하며, 양측 동시 액세스 또는 대기측만의 액세스에 데이타 액세스 종료 인식신호 또는 에러신호를 드라이브 하도록 프로그램 에러이 로직(PLALXX)로 구성하였으며, 제1 및 제2제어신호 드라이버(324,322)는 IC74F38로 구성하였다.

상기와 같이 구성되어 동작하는 본 발명은 동작/대기측 프로세서 데이타의 수정이 빠른 시간내에 가능하며, 장애 발생시 메모리 데이타의 액세스 속도가 빠르기 때문에 프로세서의 전체가 빠른 시간내에 이루어질 수 있는 적용 효과가 있다.

Claims

이중화로 구성된 프로세서의 데이타 전송장치에 있어서, 시스템 버스에 연결되어 시스템 버스상의 제어신호의 동기를 맞추어 출력하는 제1시스템 버스 버퍼수단(321), 상기 제1시스템 버스 버퍼수단(321)에 연결되어 제1시스템 버스 버퍼수단(321)에서 출력하는 제어신호를 동작측 프로세서(100)와 대기측 프로세서(220)를 연결해주며, 확장버스로 전달해주는 제1제어신호 드라이버 수단(324) ; 상기 제1제어신호 드라이버 수단(324)이 확장버스에 연결되어 확장버스상의 데이터 액세스 완료 혹은 실패 신호를 입력하여 동기에 맞추어 출력하는 전송신호 제어 버퍼수단(325) ; 상기 전송신호 제어 버퍼수단(325)에 연결되어 외부 CPU로부터의 데이타 액세스 명령을 받고 확장버스상의 액게스 처리 결과신호를 상기 전송신호 제어 버퍼수단(325)을 통하여 입력하고 데이타 액세스 형태를 구분하여 시스템 버스에 드라이브 하므로 CPU가 한 클럭 수행을 감지하도록 하는 전송제어 수단(323) ; 상기 전송제어 수단(323)에 연결되어 시스템 버스상에 전송제어 수단(323)의 출력을 직접 제공하는 제2제어신호 드라이버 수단(322) ; 시스템 버스에 연결되어 시스템 버스 제어신호를 입력하여 동기시킨 후 출력하는 제2시스템 버스 버퍼수단(326) ; 상기 제2시스템 버스 버퍼수단(326)에 연결되어 상기 제2시스템 버스 버퍼수단(326)의 출력을 확장버스로 드라이브하는 확장인터 페이스 버퍼수단(327)으로 구성되어 메모리의 데이타 액세스 속도를 향상시킨 것을 특징으로 하는 이중화된 프로세서의 데이타 전송장치.