KR19980065464A - 직접 메모리 억세스 전송방법에 따른 타이밍 모드 선택장치 - Google Patents

직접 메모리 억세스 전송방법에 따른 타이밍 모드 선택장치 Download PDF

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Abstract

가. 청구범위에 기재된 발명이 속한 기술분야 : 본 발명은 직접 메모리 억세스(Direct Memory Access이하 DMA라 함)전송방법에 관한 것으로, 특히 DMA 전송방법에 따라 타이밍 모드를 자체의 소프트웨어에서 선택 사용할 수 있도록 함으로서, 시스템의 상황에 따라 보다 쉽게 변경할 수 있도록 하는 장치에 관한 것이다.
나. 발명이 해결하려고 하는 기술적 과제 : 종래의 직접 메모리 억세스 전송방식을 이용하는 시스템은 두 개의 타이밍모드(즉, 버스트모드 및 싱글모드)중에 어느 하나로 고정되어 있음으로 시스템의 상황에 따라 모드변경을 할 수가 없어 불편했던 문제점을 해결한다.
다. 발명의 해결방법의 요지 : 상기와 같은 문제점을 해소하기 위한 본 발명은 시스템의 데이터를 저장하는 메모리부를 입출력장치가 직접 억세스 할 수 있는 직접 메모리 억세스부를 구비한 직접 메모리 억세스전송 시스템에 있어서; 상기 입출력장치가 직접 메모리 억세스부에 메모리 직접 억세스 요구신호를 입력하여 버스트모드 및 싱글모드로 데이터를 전송할 시 상기 두 개의 타이밍모드를 전환하도록 선택 제어신호를 발생하는 타이밍모드 선택 제어부를 구비함을 특징으로 한다.
라. 발명의 중요한 용도 : 직접 메모리 억세스 전송방법에 따른 타이밍 모드 선택장치.

Description

직접 메모리 억세스 전송방법에 따른 타이밍 모드 선택장치
본 발명은 직접 메모리 억세스(Direct Memory Access : DMA 이하 DMA라 함)전송방법에 관한 것으로, 특히 직접 메모리 억세스 전송방법에 따라 타이밍 모드를 자체의 소프트웨어에서 선택 사용할 수 있도록 함으로서, 시스템의 상황에 따라 보다 쉽게 변경할 수 있도록 하는 장치에 관한 것이다.
통상적으로, DMA(Direct Memory Access)전송방법은 중앙처리장치의 동작과는 독립으로 주기억장치와 입출력장치 사이에서 데이터를 전송하는 방식으로서, 중앙처리장치가 입/출력 명령을 실행하면 채널 또는, 그에 상당하는 기구에 명령이 주어지며 이에따라 데이터의 전송이 이루어지는 방법이다.
그러면, 도 1을 통해 좀 더 상세히 설명하기로 한다.
도 1은 종래의 DMA전송방식을 사용하는 시스템의 블록구성도로서, DMA부(100)는 중앙처리장치(도면에 표기하지 않음)의 동작과는 독립으로 메모리부(110)와 입출력장치인 SCSI 또는, AT HDD 콘트롤러(120) 사이에서 데이터를 전송하도록 한다. 그러므로, 상기 입출력장치인 SCSI 또는, AT HDD 콘트롤러(120)에서 상기 DMA부(100)측으로 DMA 요구신호(REQUEST)를 입력시킬 시 상기 DMA부(100)측은 상기 입출력장치인 SCSI 또는, AT HDD 콘트롤러(120)와 리드/라이트 콘트롤러(130)에 데이터 응답신호(DACK)를 발생한다. 이때, 상기 발생된 데이터 응답신호(DACK)를 수신한 상기 리드/라이트 콘트롤러(130)는 메모리부(110)에 제어신호를 발생하여 DMA 모드(MODE)를 수행하도록 한다. 그러한, 상기 DMA 모드는 버스트 모드(BURST MODE), 싱글모드(SINGLE MODE)의 두 개의 모드를 수행하게 되는데, 상기 버스트 모드는 메모리부(110)와 상기 입출력장치인 SCSI 또는, AT HDD 콘트롤러(120) 사이에 데이터 전송 시 연속적인 블록 전체를 전송하는 동안 아무런 인터럽트(interrupt)를 받지않고 전송을 완료하는 모드이고, 상기 싱글모드는 상기 버스트 모드와는 반대로 데이터를 전송하는 도중 상위 인터럽트가 발생하면 상기 발생한 인터럽트를 우선순위로 처리한 후 전송하는모드이다.
하지만, 상기와 같은 종래의 DMA전송방식을 이용하는 시스템은 상기와 같은 두 개의 모드(즉, 버스트모드 및 싱글모드)중에 어느 하나로 고정되어 있음으로 시스템의 상황에 따라 모드 변경을 할 수가 없어 불편한 문제점이 있었다.
따라서, 본 발명의 목적은 입출력 장치에서 지원하는 싱글모드 및 버스트모드를 소프트웨어(software)적으로 콘트롤하여 상기 두가지의 DMA모드를 모두 다 지원할 수 있는 장치를 제공함에 있다.
상술한 바와 같은 본 발명은 시스템의 데이터를 저장하는 메모리부를 입출력장치가 직접 억세스 할 수 있는 직접 메모리 억세스부를 구비한 직접 메모리 억세스부 전송시스템에 있어서,
상기 입출력장치가 직접 메모리 억세스부에 메모리 직접 억세스 요구신호를 입력하여 버스트모드 및 싱글모드로 데이터를 전송할 시 상기 두 개의 타이밍모드를 전환하도록 선택 제어신호를 발생하는 타이밍모드 선택 제어부를 구비함을 특징으로 하는 직접 메모리 억세스부 전송방법에 따른 타이밍 모드 선택장치.
도 1은 종래의 직접 메모리 억세스 전송방식을 사용하는 시스템의 블록구성도.
도 2는 본 발명의 실시예에 따른 직접 메모리 억세스 전송방식을 사용하는 시스템의 블록구성도.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 2는 본 발명의 실시예에 따른 DMA전송방식을 사용하는 시스템의 블록구성도. 도 2를 참조하면, 먼저 DMA부(100), 메모리부(110), SCSI 콘트롤러(120), 리드/라이트 콘트롤러(120)들은 도 1에서 상술한 동작과 동일하게 수행하므로, 상기 입출력장치인 SCSI 또는, AT HDD 콘트롤러(120)에서 상기 DMA부(100)측으로 DMA요구신호(REQUEST)를 입력시킬 시 상기 DMA부(100)측은 상기 입출력장치인 SCSI 또는, AT HDD 콘트롤러(120)와 리드/라이트 콘트롤러(130)에 싱글모드 데이터 응답신호(DACK) 및 버스트모드 데이터 응답신호(BAGACK)를 발생한다. 이때, 상기 발생된 해당모드의 데이터 응답신호(DACK)를 수신한 상기 리드/라이트 콘트롤러(130)는 메모리부(110)에 제어신호를 발생하여 해당 DMA 모드(MODE)를 수행하도록 한다. 그리고, 본 발명에 의해 추가되는 마이크로프로세서(200)은 DMA전송방식의 모드를 수행할 시 싱글모드 및 버스트모드를 전환하도록 선택 제어신호를 발생한다. 또한, 제1버퍼(210)은 상기 DMA부(100)로부터 SCSI 콘트롤러(120)에 전송하는 싱글모드 응답신호의 로드에 위치하고, 상기 마이크로프로세서(200)의 제어하에 싱글모드 응답신호 전송한다. 제2버퍼(220)은 상기 DMA부(100)로부터 SCSI 콘트롤러(120)에 전송하는 버스트모드 응답신호의 로드에 위치하고, 상기 마이크로프로세서(100)의 제어하에 버스트모드 응답신호 전송한다. 인버터(230)은 상기 마이크로프로세서(200)와 상기 제1버퍼(210)를 연결하는 메인 제어로드의 한 로드점(A)에서 분기되어 제2버퍼(220)로 연결되는 서브 제어로드에 장착하고, 상기 메인 제어로드를 통해 전송되는 제어신호를 인버팅시킨다.
그러면, 상술한 바와 같은 구성을 가진 본 발명의 동작을 상세히 설명하도록 한다. 먼저 상기 DMA부(100)가 싱글모드로 동작하도록 할 시 상기 마이크로프로세서(200)는 상기 제1버퍼(210)로 연결되는 메인 제어로드에 로우(LOW)신호를 인가하여 상기 DMA부(100)으로부터 발생되는 싱글모드 수행 응답신호(DACK)가 상기 SCSI콘트롤러(120)와 리드/라이트 콘트롤러(130)에 전달되도록 하여 싱글모드로 동작하도록 한다. 이때, 상기 메인 제어로드 상의 로드점(A)에 의해 분기되어 제2버퍼(220)로 인가되는 제어신호는 상기 로드점(A)와 제2버퍼(220) 사이에 위치하는 인버터(230)에 의해 인버팅되므로 하이(HIGH)신호가 입력되어 상기 DMA부(100)으로부터 발생되는 버스트모드 수행 응답신호(BGACK)를 차단하게 된다.
그러면, 상기 DMA부(100)가 버스트모드로 동작하도록 할 시를 섬명한다.
상기 마이크로프로세서(200)는 상기 제1버퍼(210)로 연결되는 메인 제어로드에 하이(HIGH)신호를 인가하여 상기 DMA부(100)으로부터 발생되는 싱글모드 수행 응답신호(DACK)가 상기 SCSI콘트롤러(120)와 리드/라이트 콘트롤러(130)에 전달되지 않도록 차단한다. 이때, 상기 메인 제어로드 상의 로드점(A)에 의해 분기되어 제2버퍼(220)로 인가되는 제어신호는 상기 로드점(A)와 제2버퍼(220) 사이에 위치하는 인버터(230)에 의해 인버팅되므로 로우(LOW)신호가 입력되어 상기 DMA부(100)으로부터 발생되는 버스트모드 수행 응답신호(BGACK)가 상기 SCSI콘트롤러(120)와 리드/라이트 콘트롤러(130)에 전달되도록 하여 버스트모드를 수행하도록 한다.
상술한 바와 같은 본 발명은 입출력 장치에서 지원하는 싱글모드 및 버스트모드를 소프트웨어(software)적으로 콘트롤하여 상기 두가지의 DMA모드를 모두 다 지원할 수 있는 장치를 제공함으로서, DMA 전송방법을 사용하는 시스템의 수율을 향상 시킬 수 있는 잇점이 있다.

Claims (4)

  1. 시스템의 데이터를 저장하는 메모리부를 입출력장치가 직접 억세스 할 수 있는 직접 메모리 억세스부를 구비한 직접 메모리 억세스 전송시스템에 있어서,
    상기 입출력장치가 직접 메모리 억세스부에 메모리 직접 억세스 요구신호를 입력하여 버스트모드 및 싱글모드로 데이터를 전송할 시 상기 두 개의 타이밍모드를 전환하도록 선택 제어신호를 발생하는 타이밍모드 선택 제어부를 구비함을 특징으로 하는 직접 메모리 억세스 전송방법에 따른 타이밍 모드 선택장치.
  2. 제1항에 있어서, 상기 타이밍모드 선택 제어부는,
    상기 두 개의 타이밍모드를 전환하도록 선택 제어신호를 발생하는 마이크로 프로세서와,
    상기 직접 메모리 억세스부로부터 입출력장치에 전송하는 싱글모드 응답신호의 로드에 위치하고, 상기 마이크로프로세서의 제어하에 싱글모드 응답신호 전송하는 제1버퍼와,
    상기 직접 메모리 억세스부로부터 입출력장치에 전송하는 버스트모드 응답신호의 로드에 위치하고, 상기 마이크로프로세서의 제어하에 버스트모드 응답신호 전송하는 제2버퍼를 구비함을 특징으로 하는 직접 메모리 억세스 전송방법에 따른 타이밍 모드 선택장치.
  3. 제1항 내지는 제2항중 그 어느 한 항에 있어서,
    상기 마이크로프로세서와 상기 제1버퍼를 연결하는 메인 제어로드의 한 로드점에서 분기되어 제2버퍼로 연결되는 서브 제어로드에 장착하고, 상기 메인 제어로드를 통해 전송되는 제어신호를 인버팅시키는 인버터부를 더 구비함을 특징으로 하는 직접 메모리 억세스 전송방법에 따른 타이밍 모드 선택장치.
  4. 시스템의 데이터를 저장하는 메모리부를 입출력장치가 직접 억세스 할 수 있는 직접 메모리 억세스부를 구비한 직접 메모리 억세스전송 시스템에 있어서,
    상기 입출력장치가 직접 메모리 억세스부에 메모리 직접 억세스 요구신호를 입력하여 버스트모드 및 싱글모드로 데이터를 전송할 시 상기 두 개의 타이밍모드를 전환하도록 선택 제어신호를 발생하는 마이크로 프로세서와,
    상기 직접 메모리 억세스부로부터 입출력장치에 전송하는 싱글모드 응답신호의 로드에 위치하고, 상기 마이크로프로세서의 제어하에 싱글모드 응답신호 전송하는 제1버퍼와,
    상기 직접 메모리 억세스부로부터 입출력장치에 전송하는 버스트모드 응답신호의 로드에 위치하고, 상기 마이크로프로세서의 제어하에 버스트모드 응답신호 전송하는 제2버퍼와,
    상기 마이크로프로세서와 상기 제1버퍼를 연결하는 메인 제어로드의 한 로드점에서 분기되어 제2버퍼로 연결되는 서브 제어로드에 장착하고, 상기 메인 제어로드를 통해 전송되는 제어신호를 인버팅시키는 인버터부를 구비함을 특징으로 하는 직접 메모리 억세스 전송방법에 따른 타이밍 모드 선택장치.
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CN97108778A CN1097778C (zh) 1997-01-10 1997-12-20 在直接存储器存取传输系统中使用的定时方式选择设备
JP10003971A JPH10207824A (ja) 1997-01-10 1998-01-12 ダイレクトメモリアクセス伝送システムのタイミングモード選択装置
US09/005,578 US6070210A (en) 1997-01-10 1998-01-12 Timing mode selection apparatus for handling both burst mode data and single mode data in a DMA transmission system

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375233B1 (ko) * 2001-03-16 2003-03-08 삼성전자주식회사 전송될 데이터 길이 값에 따라 전송 모드가 유동적으로변환되는 직접 메모리 억세스 컨트롤러
KR101109600B1 (ko) * 2006-11-03 2012-01-31 삼성전자주식회사 직접 메모리 접근 제어를 이용한 데이터 전송 방법 및 그장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002366428A (ja) 2001-06-06 2002-12-20 Mitsubishi Electric Corp メモリコントローラ
US7519779B2 (en) * 2002-08-26 2009-04-14 International Business Machines Corporation Dumping using limited system address space
DE60222187D1 (de) * 2002-11-14 2007-10-11 St Microelectronics Sa Überwachungschaltung eines mikroprozessors und analysewerkzeug und seine ein- und ausgänge
US7188195B2 (en) * 2003-11-14 2007-03-06 Hewlett-Packard Development Company, L.P. DMA slot allocation
JP4525342B2 (ja) * 2004-12-28 2010-08-18 ノーリツ鋼機株式会社 画像データ通信制御装置
US8281049B2 (en) * 2008-12-19 2012-10-02 Cisco Technology, Inc. Host-daughtercard configuration with double data rate bus

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4084154A (en) * 1975-05-01 1978-04-11 Burroughs Corporation Charge coupled device memory system with burst mode
US4403282A (en) * 1978-01-23 1983-09-06 Data General Corporation Data processing system using a high speed data channel for providing direct memory access for block data transfers
US4530053A (en) * 1983-04-14 1985-07-16 International Business Machines Corporation DMA multimode transfer controls
US4799199A (en) * 1986-09-18 1989-01-17 Motorola, Inc. Bus master having burst transfer mode
DE3779313D1 (de) * 1987-08-20 1992-06-25 Ibm Schnittstellenmechanismus fuer informationsuebertragungssteuerung zwischen zwei vorrichtungen.
US5287486A (en) * 1989-10-05 1994-02-15 Mitsubishi Denki Kabushiki Kaisha DMA controller using a programmable timer, a transfer counter and an or logic gate to control data transfer interrupts
US5175825A (en) * 1990-02-02 1992-12-29 Auspex Systems, Inc. High speed, flexible source/destination data burst direct memory access controller
KR930008050B1 (ko) * 1990-02-16 1993-08-25 가부시끼가이샤 히다찌세이사꾸쇼 원칩 마이크로프로세서 및 그 버스시스템
GB9018993D0 (en) * 1990-08-31 1990-10-17 Ncr Co Work station interfacing means having burst mode capability
US5440751A (en) * 1991-06-21 1995-08-08 Compaq Computer Corp. Burst data transfer to single cycle data transfer conversion and strobe signal conversion
US5559990A (en) * 1992-02-14 1996-09-24 Advanced Micro Devices, Inc. Memories with burst mode access
WO1993018461A1 (en) * 1992-03-09 1993-09-16 Auspex Systems, Inc. High-performance non-volatile ram protected write cache accelerator system
US5453957A (en) * 1993-09-17 1995-09-26 Cypress Semiconductor Corp. Memory architecture for burst mode access
US5513374A (en) * 1993-09-27 1996-04-30 Hitachi America, Inc. On-chip interface and DMA controller with interrupt functions for digital signal processor
US5590286A (en) * 1993-10-07 1996-12-31 Sun Microsystems, Inc. Method and apparatus for the pipelining of data during direct memory accesses
US5754764A (en) * 1994-02-22 1998-05-19 National Semiconductor Corp. Combination of input output circuitry and local area network systems
JP2704113B2 (ja) * 1994-04-26 1998-01-26 日本電気アイシーマイコンシステム株式会社 データ処理装置
US5696917A (en) * 1994-06-03 1997-12-09 Intel Corporation Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory
US5642386A (en) * 1994-06-30 1997-06-24 Massachusetts Institute Of Technology Data sampling circuit for a burst mode communication system
US5669014A (en) * 1994-08-29 1997-09-16 Intel Corporation System and method having processor with selectable burst or no-burst write back mode depending upon signal indicating the system is configured to accept bit width larger than the bus width
CN1046040C (zh) * 1994-11-29 1999-10-27 联华电子股份有限公司 与总线位数相匹配的存贮器直接存取结构
US5634099A (en) * 1994-12-09 1997-05-27 International Business Machines Corporation Direct memory access unit for transferring data between processor memories in multiprocessing systems
US5613162A (en) * 1995-01-04 1997-03-18 Ast Research, Inc. Method and apparatus for performing efficient direct memory access data transfers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375233B1 (ko) * 2001-03-16 2003-03-08 삼성전자주식회사 전송될 데이터 길이 값에 따라 전송 모드가 유동적으로변환되는 직접 메모리 억세스 컨트롤러
KR101109600B1 (ko) * 2006-11-03 2012-01-31 삼성전자주식회사 직접 메모리 접근 제어를 이용한 데이터 전송 방법 및 그장치

Also Published As

Publication number Publication date
CN1188278A (zh) 1998-07-22
KR100229897B1 (ko) 1999-11-15
CN1097778C (zh) 2003-01-01
US6070210A (en) 2000-05-30
JPH10207824A (ja) 1998-08-07

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