KR100259345B1 - 직병렬데이터전송을위한적응가능한인터페이스회로 - Google Patents

Abstract

본 발명은 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로에 관한 것으로, 종래에는 가격이 비싸고, 데이터 전송을 고속으로 수행할 수 없으며, 개발 기간이 많이 걸리는 문제점이 있다. 따라서 본 발명은 호스트 시스템 측으로 부터 제공되는 리드신호(RD), 라이트신호(WR), 칩선택신호(CS)와 같은 스트로브 신호(SATROBE)와 어드레스(address)를 디코딩하여 직렬 입/출력 인터페이스부(20) 또는 병렬 입/출력 인터페이스부(30)를 동작시킬 것인가를 결정하고 회로 전체의 동작을 제어하는 컨트롤러(10)와, 상기 컨트롤러(10)에서 출력되는 칩선택신호(CS)에 의해 호스트 시스템측과 타켓 시스템측 간의 데이터(Data)를 직렬로 인터페이스 하기 위한 직렬 입/출력 인터페이스부(20)와, 상기 컨트롤러(10)에서 출력되는 칩선택신호(CS)에 의해 호스트 시스템측과 타켓 시스템측 간의 데이터를 병렬로 인터페이스 하기 위한 병렬 입/출력 인터페이스부(30)를 구성하여, 회로를 간단하게 구성하고, 호스트 시스템측에서 타켓 시스템측으로 데이터 전송을 고속으로 수행할 수 있도록 한다.

Description

직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로{A FLEXIBLE INTERFACE CIRCUIT FOR SERIAL AND PARALLEL DATA TRANSFER}

본 발명은 호스트 시스템과 타켓 시스템 사이의 속도 차이가 큰 시스템에 손쉽게 적용할 수 있도록 한 인터페이스 회로에 관한 것으로, 특히 간단한 회로 구성을 구현하고 고속으로 데이터를 전송할 수 있도록 한 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로에 관한 것이다.

종래 내부회로 에뮬레이션 또는 주변회로와의 데이터 전송을 위하여 여러 가지 다양한 방법이 사용되고 있다.

상기 내부회로 에뮬레이션 중 pod-based 에뮬레이션과 scan-based 에뮬레이션이 있는데, 종래에는 pod-based 에뮬레이션에 초점을 맞춘 인터페이스 회로를 가장 많이 사용한다.

왜냐하면, 속도와 유연성(flexibility) 측면에서 잇점이 많기 때문이다.

그러나, 상기에서와 같은 종래기술에서 pod-based 에뮬레이션에 초점을 맞춘 인터페이스 회로의 경우 속도와 유연성 측면에서는 잇점이 많지만 가격이 비싸고, 개발기간이 많이 걸리는 문제점이 있고, scan-based 에뮬레이션에 초점을 맞춘 인터페이스 회로의 개발이 없는 문제점이 있다.

따라서 상기에서와 같은 종래의 문제검을 해결하기 위한 본 발명의 목적은 scan-based 에뮬레이터에 초점을 맞춘 인터페이스 회로를 간단한 회로 구성으로 구현할 수 있도록 한 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로를 제공함에 있다.

본 발명의 다른 목적은 간단한 회로 구성으로 인터페이스 회로를 구현하여 낮은 가격으로 구성가능하도록 한 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로를 제공함에 있다.

도 1은 본 발명의 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로도.

도 2는 도 1에서, 직렬 입/출력 인터페이스부에 대한 회로 구성도.

도 3은 도 1에서, 병렬 입/출력 인터페이스부에 대한 회로 구성도.

*** 도면의 주요부분에 대한 부호의 설명 ***

10 : 컨트롤러 20 : 직렬 입/출력 인터페이스부

21 : 제1제어부 22 : 송신용 레지스터

23 : 병렬-직렬 변환기 24 : 수신용 레지스터

25 : 직렬-병렬 변환기 30 : 병렬 입/출력 인터페이스부

31 : 제2제어부 32 : 대기상태 발생기

33 : 멀티플렉서 34 : 어드레스용 레지스터

35 : 증감부 36 : 데이터용 레지스터

상기 목적을 달성하기 위한 본 발명은 호스트 시스템 측과 타켓 시스템측간의 데이터 인터페이스를 위한 인터페이스 회로에 있어서, 상기 호스트 시스템 측에서 제공하는 어드레스와 스트로브 신호를 디코딩하여 직렬 송수신 명령인지 병렬 송수신 명령인지 알아내고, 이를 수행하기 위한 제어신호를 출력하는 컨트롤러와, 상기에서 직렬 송수신 명령시 입력되는 병렬 데이터를 직렬로 변환시켜 출력하는 직렬 입/출력 인터페이스부와, 상기에서 병렬 송수신 명령시 입력되는 병렬데이터를 전송시켜 주는 병렬 입/출력 인터페이스부를 구비한 것을 특징으로 한다.

이하, 첨부한 도면에 의거하여 상세히 살펴보면 다음과 같다.

도 1은 본 발명 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로에 대한 구성도로서, 이에 도시한 바와 같이, 호스트 시스템 측으로 부터 제공되는 리드신호(RD), 라이트신호(WR), 칩선택신호(CS)와 같은 스트로브 신호(strobe)와 어드레스(address)를 디코딩하여 직렬 또는 병렬 송수신 명령인지를 판단하고, 이 판단한 명령을 수행하기 위한 제어신호를 출력하는 컨트롤러(10)와, 상기 컨트롤러(10)에서 출력되는 칩선택신호(CS)에 의해 호스트 시스템측과 타켓 시스템측 간의 데이터(Data)를 직렬로 인터페이스 하기 위한 직렬 입/출력 인터페이스부(20)와, 상기 컨트롤러(10)에서 출력되는 칩선택신호(CS)에 의해 호스트 시스템측과 타켓 시스템측 간의 데이터를 병렬로 인터페이스 하기 위한 병렬 입/출력 인터페이스부(30)로 구성한다.

그리고, 상기 직렬 입/출력 인터페이스부(20)는, 도 2에 도시한 바와같이, 컨트롤러(10)로 부터 제어신호(C1) 입력시 타켓 시스템측으로 제어신호(control)와 시스템 클럭(sclk)을 제공하고 상기 타켓 시스템측의 상태(status)를 상기 컨트롤러(10)로 출력하는 제1제어부(21)와, 호스트 시스템측으로 부터 전송되는 병렬 데이터(Data)을 받아 저장하는 송신용 레지스터(22)와, 상기 송신용 레지스터(22)에 전달되는 병렬 데이터를 직렬 데이터(SDO)로 변화시켜 타켓 시스템측으로 전송하는 병렬-직렬 변환기(23)와, 상기 타켓 시스템측에서 입력되는 시리얼 데이터(SDI)를 병렬 데이터로 변환시켜 출력하는 직렬-병렬 변환기(25)와, 상기 직렬-병렬 변환기(25)에서 제공하는 병렬 데이터를 저장하고 있다가 호스트 시스템측으로 전달하는 수신용 레지스터(24)로 구성한다.

또한, 상기 병렬 입/출력 인터페이스부(30)는, 도 3에 도시한 바와 같이, 컨트롤러(10)로 부터 병렬데이터 전송요구를 위한 제어신호(C2) 입력시 타켓 시스템측으로 스트로브신호(strobe)와 버스 요구신호(Bus Request)를 전송하고 타켓 시스템측으로 부터 버스 허가신호(Bus Grant)나 대기/준비신호(Wait/ready) 입력시 컨트롤러(10)로 타켓 시스템의 상태를 알려주거나 데이터 버스(Data Bus)를 대기상태로 만들기 위한 제2제어부(31)와, 상기 호스트 시스템측에서 지정한 어드레스를 저장하는 어드레스용 레지스터(34)와, 상기 어드레스용 레지스터(34)에 어드레스 지정시 그 어드레스를 자동적으로 증가 또는 감소시키기 위한 증감부(35)와, 상기 호스트 시스템측으로부터 지정되는 어드레스 또는 상기 증감부(35)에서 증감되는 어드레스를 선택하여 상기 어드레스용 레지스터(34)로 제공하는 멀티플렉서(33)와, 상기 호스트 시스템측과 타켓 시스템측 간의 송수신되는 데이터를 일시적으로 저장하는 데이터용 레지스터(36)로 구성한다.

이와같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.

본 발명은 scan-based 에뮬레이션에 초점을 맞춘 인터페이스 회로로서, 상기 scan-based 에뮬레이션을 효과적으로 지원할 수 있도록 한다.

먼저, 호스트 시스템측에서 타켓 시스템측으로 데이터 인터페이스를 위하여 컨트롤러(10)로 리드신호(RD), 라이트신호(WR) 및 칩선택신호(CS)와 같은 스트로브 신호(strobe)와 어드레스(address)를 제공하면, 상기 컨트롤러(10)는 그 스트로브 신호(strobe)와 어드레스(address)를 디코딩하여 해당 명령을 인식한다.

인식 결과를 해석하여, 호스트 시스템측에서 타켓 시스템측으로 데이터 전송시 직렬 입/출력 인터페이스부(20)를 액티브 시킬 것인지 병렬 입/출력 인터페이스부(30)를 액티브 시킬 것인지를 결정한다.

가령 직렬 데이터의 송수신을 위한 명령이면, 상기 컨트롤러(10)는 직렬 입/출력 인터페이스부(20)를 제어신호(C1)를 이용하여 선택하고, 병렬 입/출력 인터페이스부(30)는 선택하지 않는다.

그러면 상기 직렬 입/출력 인터페이스부(20)는 동작가능한 상태가 되고, 병렬 입/출력 인터페이스부(30)는 동작 불가능 상태가 된다.

상기 직렬 입/출력 인터페이스부(20)의 동작에 대하여 도 2에 의거하여 살펴보면, 상기 직렬 입/출력 인터페이스부(20)의 제1제어부(21)가 컨트롤러(10)로 부터 제어신호(C1)를 받으면, 상기 제1제어부(21)는 타켓 시스템측으로 제어신호(control)와 시스템 클럭(sclk)을 제공한다.

이렇게 제어신호(control)와 시스템 클럭(sclk)을 제공받은 타켓 시스템측에서 자신의 상태(status)를 제1제어부(21)로 알려주면, 상기 제1제어부(21)는 상태신호(S1)로서 타켓 시스템측의 상태를 컨트롤러(10)에 알려준다.

만약 타켓 시스템측에서 데이터를 수신할 수 있는 상태라면 컨트롤러(10)는 데이터 버스(Data Bus)를 구동한다.

이에 따라 호스트 시스템측에서 데이터(Data)를 데이터 버스(Data Bus)를 통해 전송하고, 그 데이터를 송신용 레지스터(22)에서 입력받아 저장하고 있다가 병렬-직렬 컨버터(23)로 전달해준다.

이에 따라 상기 병렬-직렬 컨버터(23)는 송신용 레지스터(22)로 부터 전달받은 병렬 데이터를 직렬 데이터(SDO)로 변화시켜 타켓 시스템측으로 전송한다.

그리고 상기 타켓 시스템측에서 송신하고자 하는 상태라면, 상기 타켓 시스템측에서 직렬 데이터(SDI)를 직렬-병렬 컨버터(25)로 전달한다.

이에 상기 직렬-병렬 컨버터(25)는 입력되는 직렬 데이터를 병렬 데이터로 변화시켜 수신용 레지스터(24)로 전달하고, 병렬 데이터를 수신한 수신용 레지스터(24)는 병렬 데이터를 데이터 버스(Data Bus)를 통해 호스트 시스템측으로 전달한다.

이상에서와 같은 방법으로 데이터를 직렬 입/출력 인터페이스부(20)를 통하여 데이터를 송수신한다.

그리고, 컨트롤러(10)에서 병렬 입/출력 인터페이스부(30)를 통하여 병렬 데이터 송수신을 요구하면, 상기 컨트롤러(10)는 직렬 입/출력 인터페이스부(20)는 동작 불가능 상태로 만들고 병렬 입/출력 인터페이스부(30)를 동작 가능한 상태로 만든다.

먼저, 호스트 시스템측에서 병렬 데이터의 전송을 요구하면, 도 3에 도시한 병렬 입/출력 인터페이스부(30)의 제2제어부(31)에서 타켓 시스템측으로 라이트신호(RD)에 해당하는 스트로브 신호(strobe)와 버스 요구신호(Bus Request)를 전송한다.

상기 스트로브 신호(strobe)와 버스 요구신호(Bus Request)를 받은 타켓 시스템측에서 액티브상태의 버스 허가신호(Bus Grant)를 제2제어부(31)로 출력하면, 상기 제2제어부(31)는 컨트롤러(10)로 병렬 데이터 전송할 수 있는 준비가 다 끝났음을 알리는 상태신호(S2)를 전송한다.

그러면 상기 컨트롤러(10)는 데이터 버스(Data Bus)를 구동하여 호스트 시스템측으로 부터 전송되는 어드레스(address)를 멀티플렉서(33)로 전달되도록 한다.

이렇게 전달된 어드레스(address)는 멀티플렉서(33)를 통해 어드레스용 레지스터(34)로 저장되고, 그 저장된 어드레스는 타켓 시스템측에 저장될 어드레스가 된다.

상기 어드레스가 타켓 시스템측에 전달되고 나면 데이터 버스(Data Bus)를 거쳐 호스트 시스템측에서 병렬 데이터가 데이터용 레지스터(36)를 거쳐 타켓 시스템측으로 전송된다.

이렇게 하여 타켓 시스템측에 한 번 쓰고 나면 증감부(35)에 의해 어드레스가 "1"만큼 증가된 어드레스가 상기 멀티플렉서(33)로 전송된다.

그러면 상기 멀티플렉서(33)는 그 "1"만큼 증가된 어드레스를 선택하여 어드레스용 레지스터(34)로 전송하고, 상기 어드레스용 레지스터(34)는 증가한 어드레스를 타켓 시스템측에 지정한다.

이렇게 증가된 어드레스가 지정되면 다시 데이터용 레지스터(36)에 의해 병렬 데이터가 타켓 시스템측에 라이트된다.

상기에서 어드레스 증가대신 감소로 지정할 수도 있다.

결국, 어드레스를 한 번쓰면 그 다음부터는 증감부(35)에 의해 계속적으로 증가되거나 감소된다.

그리고, 호스트 시스템측에서 타켓 시스템측으로 부터 데이터를 읽어들이고자 할 경우 호스트 시스템측에서 어드레스를 지정하면, 그 지정된 어드레스로 부터 병렬 데이터가 데이터용 레지스터(36)에 전송되어 저장된다.

그러면 상기 데이터용 레지스터(36)는 저장된 병렬 데이터를 데이터 버스(Data Bus)를 통해 호스트 시스템측으로 전송한다.

그리고, 호스트 시스템측에서 데이터의 리드 또는 라이트를 요구했을 때 타켓 시스템측이 다른 일을 하고있을 때 대기신호(Wait)를 제2제어부(31)로 전송하면, 상기 제2제어부(31)는 그 내부에 가지고 있는 대기상태 발생기(32)는 데이터 버스(Data Bus)가 대기상태로 있도록 만들고, 상기 제2제어부(31)는 컨트롤러(10)에 잠시 대기상태를 알리는 상태신호(S2)를 전송한다.

이에 상기 컨트롤러(10)는 호스트 시스템측에 인터럽트신호(interrupt)를 발생한 후 데이터를 전송하지 않고 대기하도록 제어한다.

다시말하면 호스트 시스템측에서 한 번만 어드레스를 지정하고 나면 그 다음부터는 계속적으로 데이터를 리드하거나 라이트할 수 있으므로 전송속도가 아주 빠르다.

이상에서 설명한 바와 같이 크게 컨트롤러와, 직렬 입/출력 인터페이스부 및 병령 인터페이스부로 이루어진 인터페이스 회로를 구현하여 scan-based 에뮬레이션을 효과적으로 지원할 수 있다.

상술한 바와 같이, 본 발명은 scan-based 에뮬레이션에 초점을 맞춘 인터페이스 회로를 간단하게 구성하여 가격을 낮추고, 시템간에 데이터 송수신을 고속으로 수행할 수 있도록 한 효과가 있다. 이렇게 고속 송수신이 가능함에 따라 씨피유(CPU)를 이용한 실시간 개발 환경인 EVM과 MDSFMF 개발할 때 유용하게 사용된다.

Claims (4)

1. 시스템간의 데이터 인터페이스를 위한 인터페이스 회로에 있어서, 호스트 시스템 측에서 제공하는 어드레스와 스트로브 신호를 디코딩하여 직렬 또는 병렬 송수신 명령인지 판단하고, 그 명령을 수행하기 위한 제어신호를 출력하는 컨트롤러와, 상기에서 직렬 송수신 명령이면 입력되는 병렬 데이터를 직렬 데이터로 변환시켜 출력하는 직렬 입/출력 인터페이스부와, 상기에서 병렬 송수신 명령이면 입력되는 병렬 데이터를 전송하여 주는 병렬 입/출력 인터페이스부를 scan-based 에뮬레이터에 초점을 맞추어 구성한 것을 특징으로 하는 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로.
2. 제1항에 있어서, 직렬 입/출력 인터페이스부는 컨트롤러로 부터 제어신호 입력시 타켓 시스템측의 상태를 파악하여 호스트 시스템측으로 알려주기 위한 제1제어부와, 호스트 시스템측으로 부터 전송되는 병렬 데이터을 받아 저장하는 송신용 레지스터와, 상기 송신용 레지스터에 전달되는 병렬 데이터를 직렬 데이터로 변환시켜 타켓 시스템측으로 전송하는 병렬-직렬 변환기와, 상기 타켓 시스템측에서 입력되는 시리얼 데이터를 병렬 데이터로 변환시켜 출력하는 직렬-병렬 변환기와, 상기 직렬-병렬 변환기에서 제공하는 병렬 데이터를 저장하고 있다가 호스트 시스템측으로 전달하는 수신용 레지스터로 구성된 것을 특징으로 하는 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로.
3. 제1항에 있어서, 병렬 입/출력 인터페이스부는 컨트롤러로 부터 병렬데이터 전송요구를 위한 제어신호 입력시 타켓 시스템측으로 스트로브신호와 버스 요구신호를 전송하고 타켓 시스템측으로 부터 버스 허가신호나 대기/준비신호 입력시 컨트롤러로 타켓 시스템의 상태를 알려주거나 데이터 버스를 대기상태로 만들기 위한 제2제어부와, 상기 호스트 시스템측에서 지정한 어드레스를 저장하는 어드레스용 레지스터와, 상기 어드레스용 레지스터에 어드레스 지정시 그 어드레스를 자동적으로 증가 또는 감소시키기 위한 증감부와, 상기 호스트 시스템측으로 부터 지정되는 어드레스 또는 상기 증감부에서 증감되는 어드레스를 선택하여 상기 어드레스용 레지스터로 제공하는 멀티플렉서와, 상기 호스트 시스템측과 타켓 시스템측 간의 송수신되는 데이터를 일시적으로 저장하는 데이터용 레지스터로 구성된 것을 특징으로 하는 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로.
4. 제3항에 있어서, 제2제어부는 타켓 시스템측으로 부터 대기/준비신호 입력시 데이터 버스가 대기상태로 만들기 위한 대기상태 신호를 상기 데이터 버스로 출력하는 대기상태 발생부를 더 포함하여 구성된 것을 특징으로 하는 직병렬 데이터 전송을 위한 적응가능한 인터페이스 회로.

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