JPS58197538A - 端末制御装置 - Google Patents
端末制御装置Info
- Publication number
- JPS58197538A JPS58197538A JP8110982A JP8110982A JPS58197538A JP S58197538 A JPS58197538 A JP S58197538A JP 8110982 A JP8110982 A JP 8110982A JP 8110982 A JP8110982 A JP 8110982A JP S58197538 A JPS58197538 A JP S58197538A
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- JP
- Japan
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- terminal
- address
- slave
- terminals
- control
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多数の端末装置を制御する端末制御装置に関す
る。
る。
多数の端末を制御する場合に、今日では中央演算ユニッ
ト（以下ＣＰＵという）のチップが安価となってきてい
ることから、各端末にＣＰＵを設け、端末制御装置は端
末装置とのデータ伝送を行なうように構成されることが
多い。ここでデータ伝送を直列データ伝送方式とすれば
両者を接続するラインは二線で済むため配線工事が簡単
となり、しかも端末制御装置側のＣＰＵ （マスタＣＰ
Ｕ ）の処理速度を向上させることができる。
ト（以下ＣＰＵという）のチップが安価となってきてい
ることから、各端末にＣＰＵを設け、端末制御装置は端
末装置とのデータ伝送を行なうように構成されることが
多い。ここでデータ伝送を直列データ伝送方式とすれば
両者を接続するラインは二線で済むため配線工事が簡単
となり、しかも端末制御装置側のＣＰＵ （マスタＣＰ
Ｕ ）の処理速度を向上させることができる。
このようなシステムにおいて多数の端末を制御する場合
には、各端末毎に論理アドレスが設定され、論理アドレ
スによって端末の制御プログラムが記述されている。こ
のような論理アドレスは各端末を制御するＣＰＵ （ス
レーブＣＰＵ ）を単位とした物理アドレスに変換され
てデータ伝送がなされている。従って端末制御装置のマ
スタＣＰＵの指示もスレーブＣＰＵを対象として行なわ
れ、スレーブＣＰＵの単位で互に独立して端末を制御す
るように構成される。
には、各端末毎に論理アドレスが設定され、論理アドレ
スによって端末の制御プログラムが記述されている。こ
のような論理アドレスは各端末を制御するＣＰＵ （ス
レーブＣＰＵ ）を単位とした物理アドレスに変換され
てデータ伝送がなされている。従って端末制御装置のマ
スタＣＰＵの指示もスレーブＣＰＵを対象として行なわ
れ、スレーブＣＰＵの単位で互に独立して端末を制御す
るように構成される。
そのため数個の端末をモジュールとして一つのスレーブ
ＣＰＵで制御した方が構成が簡略化され価格を低減させ
うる場合であっても、端末制御装置のマスタＣＰＵから
の制御の容易性を優先させ、夫々の端末毎に個別のスレ
ーブＣＰＵを設けることがあり、システムの構成を複雑
にし、価格も上昇するという問題点を生じていた。
ＣＰＵで制御した方が構成が簡略化され価格を低減させ
うる場合であっても、端末制御装置のマスタＣＰＵから
の制御の容易性を優先させ、夫々の端末毎に個別のスレ
ーブＣＰＵを設けることがあり、システムの構成を複雑
にし、価格も上昇するという問題点を生じていた。
本発明はこのような従来の問題点に鑑みてなされたもの
で、端末制御装置側からは各端末を夫々独立して制御す
ることができ、ハードウェア上では１つのスレーブＣＰ
Ｕが複数の端末を制御しうるように構成し、制御が容易
で柔軟な構成システムとすることができる端末制御装置
を提供することを目的とする。
で、端末制御装置側からは各端末を夫々独立して制御す
ることができ、ハードウェア上では１つのスレーブＣＰ
Ｕが複数の端末を制御しうるように構成し、制御が容易
で柔軟な構成システムとすることができる端末制御装置
を提供することを目的とする。
本発明による端末制御装置は端末と、１以上の端末を制
御するスレーブＣＰＵと、を有する端末装置を制御する
ものであって、端末毎に設定される論理アドレスのデー
タを含み、所定の端末を制御する送信データを端末に伝
送すると共に、必要に応じて端末からの受信データを受
信する主制御部と、全端末について、各端末の論理アド
レスと該端末を制御するスレーブＣＰＵの物理アドレス
及び該スレーブＣＰＵ内の論理アドレスとを対応づけた
アドレス変換テーブル領域を有する記憶手段と、を具備
し、主制御部は、アドレス変換テーブルに基づき送信デ
ータの端末の論理アドレスをスレーブＣＩ）Ｕの物理ア
ドレスに変換する手段、該端末のスレーブＣＰＵ内の論
理アドレスを送信データに付加する手段、及び受信デー
タのスレーブＣＰＵの物理アドレスを元の論理アドレス
に変換する手段、受信データ内のスレーブＣＰＵ内の論
理アドレスを消去する手段、を含むものであることを特
徴とする。
御するスレーブＣＰＵと、を有する端末装置を制御する
ものであって、端末毎に設定される論理アドレスのデー
タを含み、所定の端末を制御する送信データを端末に伝
送すると共に、必要に応じて端末からの受信データを受
信する主制御部と、全端末について、各端末の論理アド
レスと該端末を制御するスレーブＣＰＵの物理アドレス
及び該スレーブＣＰＵ内の論理アドレスとを対応づけた
アドレス変換テーブル領域を有する記憶手段と、を具備
し、主制御部は、アドレス変換テーブルに基づき送信デ
ータの端末の論理アドレスをスレーブＣＩ）Ｕの物理ア
ドレスに変換する手段、該端末のスレーブＣＰＵ内の論
理アドレスを送信データに付加する手段、及び受信デー
タのスレーブＣＰＵの物理アドレスを元の論理アドレス
に変換する手段、受信データ内のスレーブＣＰＵ内の論
理アドレスを消去する手段、を含むものであることを特
徴とする。
以上のように構成した本発明の端末制御装置によれば、
ユーザは端末及びその端末を制御するスレーブＣＰＵの
構成にかかわらず自由に独立した端末の制御単位で−あ
る論理アドレスを定めることができる。そのためシステ
ム構成が柔軟であって、アドレス変更テーブルを変える
ことによって端末（Ｊ） スＬ／ −−ｊ ＣＰＵへの
割当て等のシステム変更ができ、又端末の追加接続も容
易となる。又マスタＣＰＵからの制御単位もスレーブＣ
ＰＵでなく各端末毎に行なわれるため制御が容易となる
。更に独立した複数の端末に１個のスレーブＣＰＵを割
り当てて制御することが可能であるので、構成を簡略化
し、低価格化することもできる。その場合にも夫々端末
を独立して制御することが可能で制御が複雑になること
はない。このように価格面及び処理効率の面から考えて
最適な分散処理システムを構成することが可能となる。
ユーザは端末及びその端末を制御するスレーブＣＰＵの
構成にかかわらず自由に独立した端末の制御単位で−あ
る論理アドレスを定めることができる。そのためシステ
ム構成が柔軟であって、アドレス変更テーブルを変える
ことによって端末（Ｊ） スＬ／ −−ｊ ＣＰＵへの
割当て等のシステム変更ができ、又端末の追加接続も容
易となる。又マスタＣＰＵからの制御単位もスレーブＣ
ＰＵでなく各端末毎に行なわれるため制御が容易となる
。更に独立した複数の端末に１個のスレーブＣＰＵを割
り当てて制御することが可能であるので、構成を簡略化
し、低価格化することもできる。その場合にも夫々端末
を独立して制御することが可能で制御が複雑になること
はない。このように価格面及び処理効率の面から考えて
最適な分散処理システムを構成することが可能となる。
以下本発明による端末制御装置の構成を実施例につき図
面を参照しつつ説明する。第１図はシステムの外観図で
あって端末制御装置１はキーボードとディスプレイを有
する入出力装置であるコンソール２と接続され、更に回
線３を介して多数の端末が内蔵されている端末装置４に
接続されている。第２図は本システムのブロック図を示
しており、端末制御装置１はマスタＣＡ）Ｕを含む主制
御部５、メモリ６、を有しており、更にコンソール２を
制御するコンソール制御部７、回線３に接続され端末装
置４とのデータ伝送を制御する伝送制御部８か設けられ
る、７一方端末装置４は、複数の端末ｌ１０−１ 、
ｒｌｏ−２、ｌ１０−８を有しており、各端末は夫々Ｉ
１０制御部９，１０．１１に接続される。本実施例にお
いては端末Ｉ１０，１１０−２は共に副制御部１２によ
り制御されるものとし、端末ｌ１０−３は副制御部１３
によって制御されるものとする。副制御部ｖ 、 １ａ
は夫々スレーブＣＰＵとメモリ１４．１５とを有してお
り、伝送制御装置１６．１７を介して回線８に接続され
てい・る。
面を参照しつつ説明する。第１図はシステムの外観図で
あって端末制御装置１はキーボードとディスプレイを有
する入出力装置であるコンソール２と接続され、更に回
線３を介して多数の端末が内蔵されている端末装置４に
接続されている。第２図は本システムのブロック図を示
しており、端末制御装置１はマスタＣＡ）Ｕを含む主制
御部５、メモリ６、を有しており、更にコンソール２を
制御するコンソール制御部７、回線３に接続され端末装
置４とのデータ伝送を制御する伝送制御部８か設けられ
る、７一方端末装置４は、複数の端末ｌ１０−１ 、
ｒｌｏ−２、ｌ１０−８を有しており、各端末は夫々Ｉ
１０制御部９，１０．１１に接続される。本実施例にお
いては端末Ｉ１０，１１０−２は共に副制御部１２によ
り制御されるものとし、端末ｌ１０−３は副制御部１３
によって制御されるものとする。副制御部ｖ 、 １ａ
は夫々スレーブＣＰＵとメモリ１４．１５とを有してお
り、伝送制御装置１６．１７を介して回線８に接続され
てい・る。
次に第８図は端末制御装置１のメモリ６のメモリマツプ
を示すものである。本図においてアプリケーションプロ
グラムにはユーザが作成する端末制御プログラムが含ま
れる。端末制御プログラムは端末の動作を決定するプロ
グラムであって、通常は他の端末とは無関係に独立して
動作する端末を単位として、ユーザが制御し易いような
単位で論理アドレスであるＩ１０アドレスが割付けられ
、そのＩ１０アドレスを用いてこのプログラムが記述さ
れる。このＩ１０アドレスは後述するようにその端末を
制御するスレーブＣＰＵに送られるためスレーブＣＰＵ
アドレスに変換される。システムプログラムエリアには
アドレスを変換するアドレス変換プログラムが含まれて
おり、システムワークエリアのアドレス変換テーブルＡ
ｔに基づきアドレス変換がなされる。アドレス変換テー
ブルは第３図に示すように１／１０アドレスとその端末
を制御する副制御部のスレーブＣＰＵアドレス、及び同
一スレーブＣＰＵにより制御される複数の端末がある場
合にスレーブＣＰＵ内の論理アドレスであるスレーブ内
アドレスが夫々対応するように構成される。即ち第２図
の実施例のように端末ｌ１０−１ 、 ｌ１０−２カヌ
同一のスレーブＣＰＵ （副制御部１２のｃｐｔｒ ）
により制御される場合には、アドレス変換テーブルＡ１
においてもｌ１０−１ 、 ｌ１０−２は同一のスレー
ブＣＰＵアドレスを有し、両者の識別は夫々異なるアド
レスがセットされたスレーブ内アドレスによってなされ
る。
を示すものである。本図においてアプリケーションプロ
グラムにはユーザが作成する端末制御プログラムが含ま
れる。端末制御プログラムは端末の動作を決定するプロ
グラムであって、通常は他の端末とは無関係に独立して
動作する端末を単位として、ユーザが制御し易いような
単位で論理アドレスであるＩ１０アドレスが割付けられ
、そのＩ１０アドレスを用いてこのプログラムが記述さ
れる。このＩ１０アドレスは後述するようにその端末を
制御するスレーブＣＰＵに送られるためスレーブＣＰＵ
アドレスに変換される。システムプログラムエリアには
アドレスを変換するアドレス変換プログラムが含まれて
おり、システムワークエリアのアドレス変換テーブルＡ
ｔに基づきアドレス変換がなされる。アドレス変換テー
ブルは第３図に示すように１／１０アドレスとその端末
を制御する副制御部のスレーブＣＰＵアドレス、及び同
一スレーブＣＰＵにより制御される複数の端末がある場
合にスレーブＣＰＵ内の論理アドレスであるスレーブ内
アドレスが夫々対応するように構成される。即ち第２図
の実施例のように端末ｌ１０−１ 、 ｌ１０−２カヌ
同一のスレーブＣＰＵ （副制御部１２のｃｐｔｒ ）
により制御される場合には、アドレス変換テーブルＡ１
においてもｌ１０−１ 、 ｌ１０−２は同一のスレー
ブＣＰＵアドレスを有し、両者の識別は夫々異なるアド
レスがセットされたスレーブ内アドレスによってなされ
る。
又端末を制御する場合にはアプリケーションワークエリ
ア内にＩ１０制御テキストエリアが作成さイする この
エリアは各端末部ち端末ｌ１０−ｉ 、 Ｉｌｏ −２
・・・毎に設けられ、夫々そのＩ／ｌ）アドレス、Ｉ１
０コマンド、送信テキストエリアから成る送信データＡ
２及び■１０アドレス、Ｉ１０レスポンス、受信テキス
トエリアから成る受信データＡ３を有している。■／１
０コマンドは端末の制御内容を表すものであり、端末の
初期化を指示するＩＮＩＴＩＬＩＺＥ命令、端末の動作
開始を指示するＣ０ＮＴＲ０Ｌ命令、端末の動作状態を
間合せる５ＥＮＳＥ命令、端末からのメツセージを読み
取るＲＥＡＤ命令、端末にメツセージを書き込むＷＲＩ
ＴＥ命令等があらかじめ定められている。このようζ
こＩ１０コマンドには端末制御装置１から端末装置４へ
のデータ伝送だけで終了するＩＮＩＴＩＩ−ＩＺＥ命令
、Ｃ０ＮＴＲ０Ｌ命令、ＷＲＩＴＥ命令と、データを送
信した後端末からの応答を必要とする５ＥＮＳＥ命令、
ＲＥＡＤ 命令とがある。ここではＩ１０コマンドは
１バイト命令であってそのうち下位の４ビツトのみを用
いるものとする。送信データＡ２が端末に送られる際は
Ｉ／１０７都レスはスレーブＣＰＵアドレスに変換され
る。変換時及び逆変換時にはシステムワークエリア内の
１１０アドレス退避エリアＡ４、スレーブ内アドレス退
避工ＩＪ７Ａ５が用いられ、伝送制御処理においてリタ
ーンコードエリアＡ６が用いられる。
ア内にＩ１０制御テキストエリアが作成さイする この
エリアは各端末部ち端末ｌ１０−ｉ 、 Ｉｌｏ −２
・・・毎に設けられ、夫々そのＩ／ｌ）アドレス、Ｉ１
０コマンド、送信テキストエリアから成る送信データＡ
２及び■１０アドレス、Ｉ１０レスポンス、受信テキス
トエリアから成る受信データＡ３を有している。■／１
０コマンドは端末の制御内容を表すものであり、端末の
初期化を指示するＩＮＩＴＩＬＩＺＥ命令、端末の動作
開始を指示するＣ０ＮＴＲ０Ｌ命令、端末の動作状態を
間合せる５ＥＮＳＥ命令、端末からのメツセージを読み
取るＲＥＡＤ命令、端末にメツセージを書き込むＷＲＩ
ＴＥ命令等があらかじめ定められている。このようζ
こＩ１０コマンドには端末制御装置１から端末装置４へ
のデータ伝送だけで終了するＩＮＩＴＩＩ−ＩＺＥ命令
、Ｃ０ＮＴＲ０Ｌ命令、ＷＲＩＴＥ命令と、データを送
信した後端末からの応答を必要とする５ＥＮＳＥ命令、
ＲＥＡＤ 命令とがある。ここではＩ１０コマンドは
１バイト命令であってそのうち下位の４ビツトのみを用
いるものとする。送信データＡ２が端末に送られる際は
Ｉ／１０７都レスはスレーブＣＰＵアドレスに変換され
る。変換時及び逆変換時にはシステムワークエリア内の
１１０アドレス退避エリアＡ４、スレーブ内アドレス退
避工ＩＪ７Ａ５が用いられ、伝送制御処理においてリタ
ーンコードエリアＡ６が用いられる。
次に本実施例の端末制御装置の動作をフローチャートを
用いて説明する。第４図〜６図において引出線を用いて
示す番号は主制御部５の動作を示す処理ルーチン及び動
作ステップである。第４図は伝送制御処理を示すフロー
チャートであり、まずルーチン２０においてアドレスの
変換が行なわれる。アドレス変換の処理ルーチン２０は
第５図に詳細に示すようにまず送信データＡ２のＩ／ｌ
）アドレスをＩ１０アドレス退避エリアＡ４に退避させ
る（ステップ２１）。そしてその１１０アドレスがアド
レス変換テーブルＡ１内に含まれているかどうかをサー
チしくステップ２２）該当アドレスの有無をチェックす
る。該当アドレスがある場合にはステップ２３を介して
ステップ２４において対応するスレーブＣＰＵアドレス
を送信データＡ２のＩ１０アドレスとする。更にステッ
プ２５において対応するスレーブ内アドレスを取出して
送信データＡ２のＩ、Ａ）コマンドエリアの上位４ビツ
トにセットする。そしてこのスレーブ内アドレスを退避
エリアＡ５に退避させた後（ステップ２６）アドレス変
換処理を終える。ステップ２２において送信データＡ２
のＩ１０アドレスが変換テーブルになければステップ２
３を介して直ちにこの処理ルーチン２０を終了する。
用いて説明する。第４図〜６図において引出線を用いて
示す番号は主制御部５の動作を示す処理ルーチン及び動
作ステップである。第４図は伝送制御処理を示すフロー
チャートであり、まずルーチン２０においてアドレスの
変換が行なわれる。アドレス変換の処理ルーチン２０は
第５図に詳細に示すようにまず送信データＡ２のＩ／ｌ
）アドレスをＩ１０アドレス退避エリアＡ４に退避させ
る（ステップ２１）。そしてその１１０アドレスがアド
レス変換テーブルＡ１内に含まれているかどうかをサー
チしくステップ２２）該当アドレスの有無をチェックす
る。該当アドレスがある場合にはステップ２３を介して
ステップ２４において対応するスレーブＣＰＵアドレス
を送信データＡ２のＩ１０アドレスとする。更にステッ
プ２５において対応するスレーブ内アドレスを取出して
送信データＡ２のＩ、Ａ）コマンドエリアの上位４ビツ
トにセットする。そしてこのスレーブ内アドレスを退避
エリアＡ５に退避させた後（ステップ２６）アドレス変
換処理を終える。ステップ２２において送信データＡ２
のＩ１０アドレスが変換テーブルになければステップ２
３を介して直ちにこの処理ルーチン２０を終了する。
そして第４図に戻り、ステップ２７において再び該当ア
ドレスの有無をチェックし、該当アドレスがなく処理・
ルーチン２０を終了した場合にはステップ２８に進み異
常終了のリターンコードをリターンコートエリアＡ６に
セットした後伝送制御処理を終ｒする。該当アドレスが
あればステップ２９に進み伝送制御部８を介して送信デ
ータＡ２ を端末装置４に送信する。送信時にエラー
があればステップ３０を介してステップ２８に進んでこ
の処理ルーチンを終了し、エラーかなければ送信したデ
ータのコマンドが端末からの応答を要するコマンド、例
えば５ＥＮＳＥ命令、ＲＥＡＤ命令かどうかを判断する
（ステップ３１）。応答を要するコマンドである場合に
はルーチン３２において端末装置４から応答を受信する
。受信時にエラーがあればステップ３３を介してステッ
プ２８に進んでこの処理ルーチンを終了し、エラーがな
ければアドレスの逆変換処理を行なう（ルーチン３４）
。アドレス逆変換処理ルーチン３４は第６図に詳細に説
明するようにまずステップ３５において受信データＡ３
のＩ１０レスポンスの上位４ビツトとシステムワークエ
リアのスレーブ内アドレス退避エリアＡ５に記憶されて
いたスレーブ内アドレスとを照合する。そしてこれらが
一致しなければステップ３６を□介してこの処理ルーチ
ンを終了する。一致する場合にはコマンドに対応した応
答がなさ１１たのでＩ１０レスポンスの上位４ビツトを
クリアしくステップ３７）退避していた１、１０アドレ
スを退避エリアＡ４より取出して受信データＡ８のＩ１
０アドレスエリアにセットして（ステップ３８）この処
理ルーチンを終了する。このようにしてアドレス逆変換
を終えた後、第４図のトルーチンに戻りステップ３９に
おいて再びアドレスの一致をチェックする。一致する場
合はステップ４０においてリターンコードエリアＡ６に
正常路ｆのリターンコードをセットして処理を終了し、
不一致の場合はステップ２８において異常終了のリター
ンコードをセットして処理を終了する。又ステップ３１
において端末側からの応答を要しないコマンドである場
合には直接ステップ４０に飛んで処理を終了する。この
ように主制御部は論理アドレスをスレーブＣＰＵの物理
アドレスと、スレーブＣＰＵ内部の論理アドレスに変換
して端末制御データを伝送すると共に、端末からの応答
を逆変換し、端末装置とのデータ通信を行なうようにし
ている。
ドレスの有無をチェックし、該当アドレスがなく処理・
ルーチン２０を終了した場合にはステップ２８に進み異
常終了のリターンコードをリターンコートエリアＡ６に
セットした後伝送制御処理を終ｒする。該当アドレスが
あればステップ２９に進み伝送制御部８を介して送信デ
ータＡ２ を端末装置４に送信する。送信時にエラー
があればステップ３０を介してステップ２８に進んでこ
の処理ルーチンを終了し、エラーかなければ送信したデ
ータのコマンドが端末からの応答を要するコマンド、例
えば５ＥＮＳＥ命令、ＲＥＡＤ命令かどうかを判断する
（ステップ３１）。応答を要するコマンドである場合に
はルーチン３２において端末装置４から応答を受信する
。受信時にエラーがあればステップ３３を介してステッ
プ２８に進んでこの処理ルーチンを終了し、エラーがな
ければアドレスの逆変換処理を行なう（ルーチン３４）
。アドレス逆変換処理ルーチン３４は第６図に詳細に説
明するようにまずステップ３５において受信データＡ３
のＩ１０レスポンスの上位４ビツトとシステムワークエ
リアのスレーブ内アドレス退避エリアＡ５に記憶されて
いたスレーブ内アドレスとを照合する。そしてこれらが
一致しなければステップ３６を□介してこの処理ルーチ
ンを終了する。一致する場合にはコマンドに対応した応
答がなさ１１たのでＩ１０レスポンスの上位４ビツトを
クリアしくステップ３７）退避していた１、１０アドレ
スを退避エリアＡ４より取出して受信データＡ８のＩ１
０アドレスエリアにセットして（ステップ３８）この処
理ルーチンを終了する。このようにしてアドレス逆変換
を終えた後、第４図のトルーチンに戻りステップ３９に
おいて再びアドレスの一致をチェックする。一致する場
合はステップ４０においてリターンコードエリアＡ６に
正常路ｆのリターンコードをセットして処理を終了し、
不一致の場合はステップ２８において異常終了のリター
ンコードをセットして処理を終了する。又ステップ３１
において端末側からの応答を要しないコマンドである場
合には直接ステップ４０に飛んで処理を終了する。この
ように主制御部は論理アドレスをスレーブＣＰＵの物理
アドレスと、スレーブＣＰＵ内部の論理アドレスに変換
して端末制御データを伝送すると共に、端末からの応答
を逆変換し、端末装置とのデータ通信を行なうようにし
ている。
第１図は本発明による端末制御装置を含むシステムの外
観図、第２図はこのシステムのブロック図、第３図は端
末制御装置のメモリマツプ、第４図は本発明による端末
制御装置の伝送制御処理を示すフローチャート、第５図
はアドレス変換、第６図はアドレス逆変換時の動作を夫
々示すフローチャートである。。 １・・・端末制御装置、２・・・コンソール、４・・・
端末装置、５・・・主制御部、６ 、１４ 、１５・・
・メモリ、１２゜１３・・副制御部、ｌ１０−１ 、
ｌ１０−２ 、 ｌ１０−８ ・・・端末、Ａ１ ・・
・アドレス変換テーブル、Ａ２・・・送信データ、八３
・・・受信データ 特許出願人 立石電機株式会社 代理人弁理士 岡 本 宜 喜（ほか１名）３ １９６
観図、第２図はこのシステムのブロック図、第３図は端
末制御装置のメモリマツプ、第４図は本発明による端末
制御装置の伝送制御処理を示すフローチャート、第５図
はアドレス変換、第６図はアドレス逆変換時の動作を夫
々示すフローチャートである。。 １・・・端末制御装置、２・・・コンソール、４・・・
端末装置、５・・・主制御部、６ 、１４ 、１５・・
・メモリ、１２゜１３・・副制御部、ｌ１０−１ 、
ｌ１０−２ 、 ｌ１０−８ ・・・端末、Ａ１ ・・
・アドレス変換テーブル、Ａ２・・・送信データ、八３
・・・受信データ 特許出願人 立石電機株式会社 代理人弁理士 岡 本 宜 喜（ほか１名）３ １９６
Claims (1)
- （１）端末と、１以上の端末を制御するスレーブ中央演
算ユニット（以下ＣＰＵという）と、を有する端末装置
を制御する端末制御装置であって、端末毎に設定される
論理アドレスのデータを含み、所定の端末を制御する送
信データを端末に伝送すると共に、必要に応じて端末か
らの受信データを受信する主制御部と、 全端末について、各端末の論理アドレスと該端末を制御
するスレーブＣＰＵの物理アドレス及び該スレーブＣＰ
Ｕ内の論理アドレスとを対応づけたアドレス変換テーブ
ル領域を有する記は手段と、を具備し、 前記主制御部は、前記アドレス変換テーブルに基づき送
信データの端末の論理アドレスをスレーブＣＰＵの物理
アドレスに変換する手段、該端末のスレーブＣＰＵ内の
論理アドレスを送信データに付加する手段、及び受信デ
ータのスレーブＣＰＵの物理アドレスを元の論理アドレ
スに変換する手段、受信データ内のスレーブＣＰＵ内の
論理アドレスを消去する手段、を含むものであることを
特徴とする端末制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110982A JPS58197538A (ja) | 1982-05-13 | 1982-05-13 | 端末制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8110982A JPS58197538A (ja) | 1982-05-13 | 1982-05-13 | 端末制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197538A true JPS58197538A (ja) | 1983-11-17 |
Family
ID=13737207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8110982A Pending JPS58197538A (ja) | 1982-05-13 | 1982-05-13 | 端末制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197538A (ja) |
-
1982
- 1982-05-13 JP JP8110982A patent/JPS58197538A/ja active Pending
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